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公开(公告)号：CN114613680B
公开(公告)日：2025-01-28
申请号：CN202210369030.4
申请日：2022-04-08
Applicant: 捷捷微电(南通)科技有限公司
Abstract: 本申请提供了一种屏蔽栅沟槽器件制作方法，涉及半导体技术领域。首先提供带有沟槽的外延层，然后基于外延层与沟槽的表面先后生长场氧化层与多晶，其中，多晶位于沟槽内与外延层的表面，再沿多晶的表面离子注入氧气，以使外延层的表层、与外延层的表层接触的多晶氧化，并形成隔离层，再利用湿法腐蚀工艺先后去除位于隔离层表面的多晶、隔离层，以形成带多晶的外延结构，最后利用所述外延结构制作屏蔽栅沟槽器件。本申请提供的屏蔽栅沟槽器件制作方法具有成本低且提升了产能的优点。
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公开(公告)号：CN116564895B
公开(公告)日：2023-09-08
申请号：CN202310821471.8
申请日：2023-07-06
Applicant: 捷捷微电(南通)科技有限公司
IPC: H01L21/8234 , H01L27/088 , H01L21/265
Abstract: 本申请实施例提供一种半导体器件制作方法和半导体器件，涉及半导体制造技术领域。该方法包括：S1.提供一带有沟槽的外延片；S2.与竖直方向呈大于0的角度注入离子，使离子经过沟槽穿过沟槽壁面注入到外延层形成预注入区域；S3.在沟槽沉积多晶硅以完成沟槽的填充；S4.在沟槽之间注入离子以与预注入区域共同形成阱区。通过本申请的技术方案制造出的半导体器件的阱区的离子分布更加均匀，离子更好地填充阱区底部，接近理想状态，并减小了漏电流的产生。
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公开(公告)号：CN114695110A
公开(公告)日：2022-07-01
申请号：CN202210434466.7
申请日：2022-04-24
Applicant: 捷捷微电(南通)科技有限公司
IPC: H01L21/311 , H01L21/321 , H01L21/67
Abstract: 本申请提供了一种多晶硅去除方法与扩散炉，涉及半导体技术领域。首先基于外延片的表面生长介质层与多晶硅，其中，外延片包括沟槽，介质层与多晶硅位于外延片的表面与沟槽内，再对位于外延片表面的多晶硅进行氧化处理，以使位于外延片表面的多晶硅转变为氧化层，最后利用腐蚀液将介质层与氧化层去除，并保留位于沟槽内的介质层与多晶硅。本申请提供的多晶硅去除方法与扩散炉具有去除速率快，成本低，且不会造成多晶硅损伤，均匀性更好的优点。
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公开(公告)号：CN116053315A
公开(公告)日：2023-05-02
申请号：CN202310125101.0
申请日：2023-02-16
Applicant: 捷捷微电(南通)科技有限公司
IPC: H01L29/423 , H01L29/40 , H01L29/49 , H01L21/336 , H01L29/78 , H01L21/8234
Abstract: 本申请提供了一种SGT器件制作方法，涉及半导体技术领域。首先提供一包含沟槽的外延片，再沿外延片与沟槽的表面淀积场氧层，沿沟槽内淀积第一多晶硅并进行回刻，接着刻蚀沟槽内的部分第一多晶硅，以形成槽内多晶层，再对场氧层进行减薄，并露出槽内多晶层的头部，去除槽内多晶层的头部，以使槽内多晶层的表面低于或平行于外延片的表面，并去除减薄后剩余的场氧层，接着沿去除场氧层后的位置生长栅氧层，再沿沟槽内淀积第二多晶硅并进行回刻，以形成栅极层，制作SGT器件的电极。本申请提供的SGT器件制作方法具有提升了整个SGT器件的电学性能的优点。
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公开(公告)号：CN114927575A
公开(公告)日：2022-08-19
申请号：CN202210617488.7
申请日：2022-06-01
Applicant: 捷捷微电(南通)科技有限公司
IPC: H01L29/78 , H01L21/336
Abstract: 本申请提供了一种屏蔽栅器件结构及其制作方法，涉及半导体技术领域。该屏蔽栅器件结构包括第一掺杂类型的衬底，位于衬底一侧且为第一掺杂类型的外延层，位于外延层内的沟槽，位于沟槽内壁的第一介电层，位于沟槽内的栅电极与屏蔽电极，其中，屏蔽电极位于栅电极之下，位于屏蔽电极与第一介电层之间的第二介电层，以及位于栅电极与屏蔽电极之间的电介质层。本申请提供的屏蔽栅器件结构及其制作方法具有工艺更加简单、降低了生产成本的优点。
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Patent Agency Ranking
公开(公告)号：CN116544186A
公开(公告)日：2023-08-04
申请号：CN202310821467.1
申请日：2023-07-06
Applicant: 捷捷微电(南通)科技有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 本发明实施例提出一种SGT‑MOSFET的制造方法及SGT‑MOSFET，属于半导体技术领域，包括：在外延片上刻蚀出的沟槽及外延片表面上形成氧化停止层，进行第一次多晶硅淀积，并对形成的多晶硅薄层进行多晶硅氧化，进行第二次多晶硅淀积以填满沟槽，填满后按序对沟槽内的多晶硅刻蚀和氧化，进而将裸露的杂质化合物进行腐蚀，对腐蚀后的外延片进行氧化以形成栅氧化层，并进行第三次多晶硅淀积以填充沟槽，去除外延片表面的多晶硅，保留沟槽内的多晶硅，能够使SGT‑MOSFET沟槽的底部厚度大于侧壁，极大地提高产品耐压，并减小产品应力，同时通过对沟槽内的多晶硅进行氧化，能够有效提高两层多晶之间的间距，降低源极和栅级电容。
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公开(公告)号：CN114975123A
公开(公告)日：2022-08-30
申请号：CN202210552715.2
申请日：2022-05-19
Applicant: 捷捷微电(南通)科技有限公司
IPC: H01L21/336 , H01L29/78
Abstract: 本申请提供一种Trench MOS结构及其制作方法，首先对外延层进行Body注入形成注入区并进行退火处理，再在注入区进行源极离子注入及退火处理形成源极。之后再对外延层进行刻蚀形成沟槽，于沟槽内生长形成栅氧化层，并在沟槽内填充多晶硅。本方案中，在制作中先进行Body注入和源极离子注入并退火，再进行沟槽制作和多晶硅填充，如此，可有效避免Body注入和源极离子注入后退火的高温对多晶硅产生影响，进而影响器件性能。
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公开(公告)号：CN114899097A
公开(公告)日：2022-08-12
申请号：CN202210511012.5
申请日：2022-05-11
Applicant: 捷捷微电(南通)科技有限公司
IPC: H01L21/316 , H01L21/8234
Abstract: 本申请提供了一种屏蔽栅沟槽器件场氧及屏蔽栅沟槽器件制作方法，涉及半导体工艺技术领域。首先提供一包含沟槽的外延片，然后基于外延片与沟槽的表面生长多晶硅层；其中，多晶硅层的厚度小于目标场氧层的厚度，最后利用氧化工艺将多晶硅层氧化，以形成目标场氧层。本申请提供的屏蔽栅沟槽器件场氧及屏蔽栅沟槽器件制作方法具有生产效率更高且降低了生产成本的优点。
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公开(公告)号：CN114864680A
公开(公告)日：2022-08-05
申请号：CN202210552550.9
申请日：2022-05-19
Applicant: 捷捷微电(南通)科技有限公司
IPC: H01L29/423 , H01L29/06 , H01L29/78 , H01L21/336
Abstract: 本申请提供了一种屏蔽栅沟槽器件及其制作方法，涉及半导体技术领域。首先提供一外延片，其中，外延片包括沟槽，再基于沟槽生长场板氧化层，然后对沟槽进行多晶填充，直至填充的多晶高于外延片的台面，再对多晶平坦化后刻蚀沟槽内部分多晶与场板氧化层，以在沟槽内形成第一多晶层，然后沿沟槽内壁生长缓冲氧化层，沿缓冲氧化层的表面沉积High K材料层，然后基于High K材料层的表面进行多晶填充，再对沟槽内的多晶进行刻蚀，并保留High K材料层表面的多晶，最后将High K材料层表面的多晶氧化，并沿沟槽沉积多晶，以形成第二多晶层。本申请具有器件应力小、电容效应低的优点。
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公开(公告)号：CN114843177A
公开(公告)日：2022-08-02
申请号：CN202210394894.1
申请日：2022-04-14
Applicant: 捷捷微电(南通)科技有限公司
Abstract: 本申请提供了一种沟槽肖特基结构制作方法，涉及半导体工艺技术领域。首先利用图像化光刻板层在外延层上刻蚀沟槽，再基于沟槽的内壁生长介质层，然后沿外延层的表面沉积多晶硅，其中，多晶硅位于外延层的表面与沟槽内，再将位于外延层表面的多晶硅氧化，以形成氧化层，然后基于氧化层刻蚀接触孔，并露出沟槽，最后基于接触孔沉积势垒金属与正面金属，以形成沟槽肖特基结构。本申请提供的沟槽肖特基结构制作方法具有制作了工艺、节省了制作成本的优点。
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