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公开(公告)号：CN118233060A
公开(公告)日：2024-06-21
申请号：CN202410445226.6
申请日：2024-04-14
摘要： 本发明公开了一种芯片内部信号的输出方法、观测方法、装置及设备，涉及芯片技术领域，该输出方法应用于芯片，包括：获取待传输高速信号；对待传输高速信号进行降频编码，得到待传输高速信号对应的预设数量的低速传输信号；通过预设数量的芯片引脚分别将各自对应的低速传输信号传输到解码设备，以使解码设备利用接收的低速传输信号解码得到待传输高速信号；本发明能够将芯片内部的高速信号编码为频率较低的多个低速传输信号进行输出，使得解码设备能够将的低速传输信号重新快速合成为原始的高速信号以进行观测，实现了芯片内部的高速信号便捷的无损输出，保证了后续高速信号观测的实时性；并且降低了减少芯片成本和PAD占用面积。
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公开(公告)号：CN118708535A
公开(公告)日：2024-09-27
申请号：CN202410939310.3
申请日：2024-07-12
摘要： 本申请公开了一种FPGA及RAM操作方法、系统、设备、介质，涉及芯片技术领域，FPGA包括串行接口，用于与FPGA外部的控制端相连接，接收控制端传输的目标指令，目标指令用于对目标RAM进行操作；与串行接口连接的RAM控制中心，用于在FPGA的各个RAM中确定出目标RAM，根据目标指令对目标RAM进行操作；与RAM控制中心连接的各个RAM。本申请中，FPGA外部的控制端可以通过串行接口将目标指令发送至RAM控制中心，从而使得RAM控制中心可以根据目标指令对目标RAM进行操作，实现了根据控制端的需求对FPGA中的RAM进行操作，提高了对FPGA中RAM进行操作的灵活性。
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公开(公告)号：CN117149406A
公开(公告)日：2023-12-01
申请号：CN202310911595.5
申请日：2023-07-24
IPC分类号： G06F9/50
摘要： 本发明涉及通信技术领域，公开了一种资源调度方法、装置、系统、计算机设备及存储介质。其中，资源调度方法包括：获取待测终端的测试资源需求量，以及待测终端的测试任务类型；根据测试资源需求量和测试任务类型，从目标硬件验证平台中确定可选测试资源，以得到可选测试资源的资源占用标识；基于资源占用标识对可选测试资源进行筛选，得到可用测试资源；获取被测文件，被测文件用于生成制作流片所使用的电路文件；根据可用测试资源配置待测终端的测试参数，并将被测文件发送至目标硬件验证平台中的可用测试资源，以执行待测终端下发的测试任务。根据本发明实施例的方案，能够提高验证效率。
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公开(公告)号：CN117151011A
公开(公告)日：2023-12-01
申请号：CN202311108124.7
申请日：2023-08-30
摘要： 本发明涉及计算机技术领域，公开了一种时钟切换系统、方法、装置、计算机设备和存储介质，时钟切换系统包括反馈控制模块、合路控制模块和多个同步门控时钟生成模块；反馈控制模块用于在检测到接收的多路反馈信号为全零时将输出的多路锁存信号更新为与接收的多路切换信号完全相同；合路控制模块用于接收各个同步门控时钟生成模块输出的初级时钟信号，并进行或运算得到目标时钟信号；同步门控时钟生成模块用于对接收的切换信号、锁存信号和原始时钟信号进行与运算，得到并输出一路初级时钟信号，还用于对接收的切换信号和锁存信号进行与运算，得到并输出一路反馈信号。本发明解决了随着时钟路数的增加时钟切换电路复杂度越来越高的问题。
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公开(公告)号：CN116384304A
公开(公告)日：2023-07-04
申请号：CN202310275803.7
申请日：2023-03-17
IPC分类号： G06F30/331 , G06F115/06
摘要： 本发明提供了一种FPGA原型验证平台移植的方法、装置、设备及可读介质，方法包括：将ASIC设计的工程文件导入FPGA原型环境的工程中；识别ASIC设计中的每一个锁相环工艺库模块，并分析出锁相环的相关参数，并基于分析的参数生成FPGA原型验证平台的锁相环IP模块；识别ASIC设计中的每一个存储器工艺库模块，并分析出存储器模块的相关参数，并基于分析的参数生成FPGA原型验证平台的存储器IP模块；基于ASIC设计中的IO PAD工艺库模块生成FPGA原型验证平台内的双向IO端口控制逻辑模块，并将ASIC设计中管脚的信息同步到FPGA原型验证平台中。通过使用本发明的方案，能够提高ASIC设计向FPGA原型移植的工作效率，减小由于失误造成的返工和重复工作。
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公开(公告)号：CN116341438A
公开(公告)日：2023-06-27
申请号：CN202310310520.1
申请日：2023-03-24
IPC分类号： G06F30/3312 , G06F30/331 , G06F30/327 , G06F30/323 , G06F115/02 , G06F115/06
摘要： 本发明提供一种提高FPGA原型验证时序收敛的方法、系统、设备和存储介质，方法包括：读取设计文件，由顶至底分析设计结构中的时钟关系，并导出时钟的拓扑信息；读取时序报告并分析所述时序报告中时钟和时序关系情况，并结合所述时钟的拓扑信息生成时钟约束文件；以及统计时序报告中违例的时序路径所在源模块及目的模块的时序情况，并生成相关的模块级实现策略的配置文件。本发明对设计文件的时钟关系的分析和提取，对综合和实现阶段产生的时序报告进行自动化的分析及生成正确的时序约束，对存在严重为例路径分析并生成有实现阶段的模块级的有效策略。
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公开(公告)号：CN114443558A
公开(公告)日：2022-05-06
申请号：CN202111632318.8
申请日：2021-12-28
IPC分类号： G06F15/177 , G06F15/17
摘要： 本发明公开了一种可控EP传输数据的方法、装置及介质，应用于芯片设计技术领域，获取原始测试数据和各可控EP设备的配置信息；根据配置信息获取各可控EP设备的内存地址；将原始测试数据发送至可控EP设备组中的第一可控EP设备内存地址以便于第一可控EP设备将原始测试数据写入第二可控EP设备中得到新的测试数据；接收并校验由第二可控EP设备发送的新的测试数据。通过设置可控EP设备对其进行数据传输，CPU向可控EP设备传输数据，可控EP设备之间相互传输数据，最后传输至CPU，实现数据传输过程的监控，若数据校验失败，则说明传输过程中出现错误信息，通过打印的校验结果得知失败信息的定位，提高用户的体验效果。
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公开(公告)号：CN117873556A
公开(公告)日：2024-04-12
申请号：CN202410233782.7
申请日：2024-02-29
摘要： 本公开涉及芯片验证领域，具体涉及面向芯片验证的版本管理方法、系统、装置、设备、介质，方法包括：根据控制接口接收到的管理信息，在本地创建目标文件、更改目录和新增目录，其中，目标文件内包含有软链接，软链接用于获取远程仓库的版本相关信息和代码相关信息，控制接口为目标用户对芯片验证中的版本号进行管理的通道，更改目录和新增目录为对远程仓库内的代码文件进行修改时，用于获取最新版本号的指向对象；根据目标文件、更改目录和新增目录，确定在不同管理信息下对版本号执行的目标管理操作。本公开可以直接将获取最新版本号的指向对象由原来的远程仓库目录变为指向本地的更改目录以及新增目录，代替了相关技术GIT工具的繁琐方式。
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公开(公告)号：CN117709263A
公开(公告)日：2024-03-15
申请号：CN202311739626.X
申请日：2023-12-15
IPC分类号： G06F30/34 , G06F30/347 , G06F8/76 , G06F111/04 , G06F117/04
摘要： 本申请公开了一种芯片原型验证方法、装置、设备及介质，应用于HAPS原型验证平台，涉及芯片验证技术领域，包括：修改对待验证芯片的设计代码以适配HAPS原型验证平台，对各设计步骤对应的约束进行设置；确定与每一设计步骤对应的关键指标及每一关键指标所需满足的预设条件；按照执行顺序执行各设计步骤，在执行完每一设计步骤之后，判断关键指标是否满足预设条件；若不满足则利用目标优化策略对设计代码或约束进行调整，并进行迭代优化直至关键指标满足预设条件，若满足则按照执行顺序执行下一设计步骤。本申请判断关键指标是否满足预设条件，在不满足时基于优化策略进行调整和迭代优化，如此一来，提高了芯片原型验证的效率和准确性。
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公开(公告)号：CN116956790A
公开(公告)日：2023-10-27
申请号：CN202310901550.X
申请日：2023-07-21
IPC分类号： G06F30/331 , G06F13/38 , G06F30/367
摘要： 本发明公开了一种仿真验证方法、装置、设备及介质，涉及集成电路技术领域。该仿真验证方法应用于设置有外接硬件加速器的仿真验证平台，包括：构建并调用验证脚本；利用硬件加速器加载被测对象；依据验证脚本的仿真验证数据进行硬件接口驱动测试并输出仿真验证结果，其中，硬件接口驱动测试用于驱动测试被测对象的硬件加速器的硬件接口；根据仿真验证结果完成仿真验证。由于通过用于调用硬件加速器的硬件接口，避免了还需要额外的步骤或流程驱动硬件接口，以此提升仿真验证速率。
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