公开(公告)号：CN117371362B

公开(公告)日：2024-08-02

申请号：CN202311345882.0

申请日：2023-10-17

Applicant: 合芯科技有限公司 ,  北京市合芯数字科技有限公司

Inventor： 袁镇海 ,  王雪静 ,  何鸥

IPC: G06F30/30 ,  G06F117/04

Abstract: 本发明提供一种时序冲突解决方法、装置、终端及介质，基于两个目标corner的时序路径的时序报告以及违例值，获得所述时序路径中需修整的各时序器件分别在两个目标corner下的器件延迟以及走线延迟，并计算需修整的各时序器件的替换器件类型以及拉远距离。本方案通过提前获取延时的数值变化数据，在修复时序冲突时，利用需修整的时序器件分别在两个目标corner下的器件延迟以及走线延迟的变化差异实现时序冲突修复，能在尽可能不改变当前corner时序条件的情况下调整目标corner的时序，加快时序收敛周期。

公开(公告)号：CN118095169A

公开(公告)日：2024-05-28

申请号：CN202311824486.6

申请日：2023-12-27

Applicant: 苏州异格技术有限公司

Inventor： 请求不公布姓名 ,  请求不公布姓名

IPC: G06F30/343 ,  G06F30/347 ,  G06F111/04 ,  G06F117/04

Abstract: 本申请涉及FPGA布局技术领域，具体涉及一种FPGA时钟区域合法化的布局方法及装置，该方法包括：根据时钟区域的相对位置关系，对目标芯片进行时钟区域建模，以生成时钟区域关系图；收集用户设计的网表信息，并获取该时钟区域关系图中的时钟溢出点；之后对该时钟溢出点进行多次迭代合法化处理，并从各个合法路径序列中确定出每个时钟溢出点对应的最优合法路径，根据该最优合法路径对该时钟溢出点进行相应移动。上述方案把FPGA布局中的时钟区域合法化问题建模成多商品流问题，单轮约束，多次迭代合法化处理，使每次合法化处理可以使花费尽可能小，使得确定出来的最优合法路径对布局结果影响较小，进而维持了布局结果的性能。

公开(公告)号：CN117371362A

公开(公告)日：2024-01-09

申请号：CN202311345882.0

申请日：2023-10-17

Applicant: 合芯科技有限公司 ,  北京市合芯数字科技有限公司

Inventor： 袁镇海 ,  王雪静 ,  何鸥

IPC: G06F30/30 ,  G06F117/04

Abstract: 本发明提供一种时序冲突解决方法、装置、终端及介质，基于两个目标corner的时序路径的时序报告以及违例值，获得所述时序路径中需修整的各时序器件分别在两个目标corner下的器件延迟以及走线延迟，并计算需修整的各时序器件的替换器件类型以及拉远距离。本方案通过提前获取延时的数值变化数据，在修复时序冲突时，利用需修整的时序器件分别在两个目标corner下的器件延迟以及走线延迟的变化差异实现时序冲突修复，能在尽可能不改变当前corner时序条件的情况下调整目标corner的时序，加快时序收敛周期。

公开(公告)号：CN116306462A

公开(公告)日：2023-06-23

申请号：CN202310261081.X

申请日：2023-03-17

Applicant: 飞腾信息技术有限公司

Inventor： 王翠娜

IPC: G06F30/392 ,  G06F30/394 ,  G06F21/72 ,  G06F1/30 ,  G06F117/04

Abstract: 本申请实施例提供一种芯片的布局布线方法、装置、计算机设备及可读存储介质，该方法包括：根据预设的预防电压降单元属性信息，确定多个待加密单元，其中，所述预防电压降单元属性信息包括如下至少一种：单元类型为主时钟门控、单元的扇出大于预设扇出值、单元的驱动大于预设驱动值；分别确定各所述待加密单元的位置；根据各所述待加密单元的位置，对所述多个待加密单元的底层Powermesh进行加密处理，得到各所述待加密单元的加密后位置。通过该方法可以提前解决电压降的问题，避免在布局布线阶段之后才解决电压降问题而出现的影响时序以及效率低下等问题。

公开(公告)号：CN116070559A

公开(公告)日：2023-05-05

申请号：CN202111273358.8

申请日：2021-10-29

Applicant: 华邦电子股份有限公司

Inventor： 紫藤泰平

IPC: G06F30/327 ,  G06F117/04

Abstract: 本发明提供一种同步电路、半导体装置以及同步方法，包括:第一延迟电路，将输入同步信号延迟第一特定时间，生成第一延迟同步信号；第二延迟电路，将第一延迟同步信号延迟第二特定时间，生成第二延迟同步信号；第一同步电路，输出将输入数据与输入同步信号同步的第一输出数据；第二同步电路，输出将输入数据与第一延迟同步信号同步的第二输出数据；再同步电路，若第一输出数据与第二输出数据不一致，依据第二延迟同步信号将输入数据再同步，对第一同步电路更新第一输出数据。

公开(公告)号：CN115587559A

公开(公告)日：2023-01-10

申请号：CN202211205339.6

申请日：2022-09-29

Applicant: 联暻半导体(山东)有限公司

Inventor： 刘文成 ,  李敏霞 ,  谭丽萍 ,  田华

IPC: G06F30/3312 ,  G06F30/327 ,  G06F117/04

Abstract: 本发明公开了一种突破数字电路时钟速率限制的方法及装置，方法包括以下步骤：获取数字电路所有路径的数据流；根据数据流筛选出路径延时时间大于目标延时时间的待优化路径；对待优化路径进行侦测，并利用侦测信号控制CLOCK暂停一个周期，进行物理延时补偿后CLOCK自动开启，数字电路所有的DFF同步工作。本发明巧妙的运用物理特性，即”时钟可暂停、延时永传递”的原理，不需对原电路的路径去做功能修改，只是精确地从旁增加几个逻辑设计，对少数几条偏慢的数据路径进行关键的数据流监测，并依据数据流监测结果，自动反馈进行CLOCK控制，不仅实现了逻辑功能完全正常，而且突破了数字电路时钟速率的限制。

公开(公告)号：CN115130425A

公开(公告)日：2022-09-30

申请号：CN202210609322.0

申请日：2022-05-31

Applicant: 东南大学

Inventor： 王学香 ,  张昊 ,  王培峰 ,  曹鹏

IPC: G06F30/396 ,  G06F117/04

Abstract: 本发明公开了一种面向近阈值时钟树的时序建模方法，包括：时钟缓冲器时序建模、互连线时序建模、时序路径建模；建模对象为时序均值及时序波动值；该建模方法首先通过Hspice仿真采集建模所需的数据集，并验证数据集完整性，仿真结果首先通过列文伯格马夸尔特算法进行初步拟合，然后使用模拟退火算法对各输入量权重进行精度优化，最后使用模拟退火算法对各输入量权重系数进行优化；本发明在大大提高了时钟树抗工艺波动性能的同时，提高了时钟树综合的效率，满足了近阈值条件下时钟树综合的计算需求。

公开(公告)号：CN113221493A

公开(公告)日：2021-08-06

申请号：CN202110600906.7

申请日：2021-05-31

Applicant: 福州大学

Inventor： 陈建利 ,  杨薇 ,  林智峰

IPC: G06F30/34 ,  G06F111/04 ,  G06F117/04

Abstract: 本发明涉及一种基于异质型FPGA布局的时钟合法化方法，包括如下步骤：（1）建立时钟约束的数学模型；（2）基于建立的数学模型，分时钟线网收缩与时钟线网扩张两步将时钟约束合法化。该方法有利于对时钟进行合法化，避免布局过程中时钟线网违反时钟约束。

公开(公告)号：CN111783377A

公开(公告)日：2020-10-16

申请号：CN202010634417.9

申请日：2020-07-06

Applicant: 上海魁芯微系统有限公司

Inventor： 姚蔓婷 ,  何琪 ,  张泽宇 ,  李贤超

IPC: G06F30/337 ,  G06F117/04 ,  G06F119/06

Abstract: 本发明提供一种面向运算器电源门控技术的低漏功耗调度方法，包括：获取运算器中漏电功耗与时间的关系、运算器中电源开关能耗与时间的关系；基于运算器中漏电功耗与时间的关系、以及运算器中电源开关能耗与时间的关系确定运算器中各个空闲时段的时钟长度；根据运算器中各个空闲时段的时钟长度确定运算器中各个空闲时段的惩罚时长，并在可调度空间内最小化惩罚时长，获得运算器的最小漏电能耗。本发明能够针对细粒度电源门控技术展开低漏功耗调度算法研究。在系统时延约束以及运算器资源约束下，对采用运算器电源门控技术的ASIC电路漏电能耗进行分析，通过设计合适的操作调度来降低电路调度结果所需的漏电功耗。

公开(公告)号：CN106802972B

公开(公告)日：2020-04-10

申请号：CN201611037596.8

申请日：2016-11-23

Applicant: 美商新思科技有限公司

Inventor： L·M·拉朱

IPC: G06F30/34 ,  G06F30/3308 ,  G06F117/04

Abstract: 本申请涉及时钟抖动仿真。仿真DUT的仿真器仿真用于生成具有抖动的DUT的时钟信号的时钟发生器。作为生成时钟信号的部分，仿真器针对每个时钟信号生成抖动时钟值。为了生成时钟信号的抖动时钟值，仿真器识别针对时钟信号存储的时钟参数，并对时钟参数和从时钟信号的抖动范围随机选择的抖动值求和。当系统快速时钟循环开始时，仿真器从生成的抖动时钟值确定最低值。仿真器输出具有最低抖动时钟值的时钟信号上的边沿。仿真器针对每个时钟信号生成新的抖动时钟值，并且该过程在下一系统快速时钟循环期间重复。