半导体装置
    1.
    发明授权

    公开(公告)号:CN110692140B

    公开(公告)日:2023-07-04

    申请号:CN201880036426.9

    申请日:2018-10-05

    Abstract: 提供一种半导体装置,其是具有晶体管部和二极管部的半导体装置,该半导体装置具备:栅极金属层,其设置于半导体基板的上表面的上方;发射电极,其设置于半导体基板的上表面的上方;第一导电型的发射区,其在晶体管部设置于半导体基板的上表面侧;栅极沟槽部,其在晶体管部设置于半导体基板的上表面侧,与栅极金属层电连接并且与发射区接触;发射极沟槽部,其在二极管部设置于半导体基板的上表面侧,并与发射电极电连接;以及虚设沟槽部,其设置于半导体基板的上表面侧,与栅极金属层电连接并且不与发射区接触。

    半导体装置
    2.
    发明公开

    公开(公告)号:CN110692140A

    公开(公告)日:2020-01-14

    申请号:CN201880036426.9

    申请日:2018-10-05

    Abstract: 提供一种半导体装置,其是具有晶体管部和二极管部的半导体装置,该半导体装置具备:栅极金属层,其设置于半导体基板的上表面的上方;发射电极,其设置于半导体基板的上表面的上方;第一导电型的发射区,其在晶体管部设置于半导体基板的上表面侧;栅极沟槽部,其在晶体管部设置于半导体基板的上表面侧,与栅极金属层电连接并且与发射区接触;发射极沟槽部,其在二极管部设置于半导体基板的上表面侧,并与发射电极电连接;以及虚设沟槽部,其设置于半导体基板的上表面侧,与栅极金属层电连接并且不与发射区接触。

    半导体装置
    3.
    发明公开
    半导体装置 审中-实审

    公开(公告)号:CN115398645A

    公开(公告)日:2022-11-25

    申请号:CN202180024457.4

    申请日:2021-10-15

    Inventor: 小幡智幸

    Abstract: 本发明提供一种半导体装置,具备:有源部(102),其设置在半导体基板(10);多个沟槽部,其具有栅极导电部(44),在有源部中,多个沟槽部沿着预先设定的延伸方向延伸而设置,沿着预先设定的排列方向排列,栅极导电部的排列方向上的宽度(Wg)与延伸方向上的沟槽长度(Lt)的导电部形状比为1000以上;第一控制焊盘(110),其在俯视时,从半导体基板的预先设定的第一外周边(151)向半导体基板的内侧突出而设置;以及第一阱区(115),其设置在第一控制焊盘的下方,且设置为在俯视时覆盖第一控制焊盘,在俯视时,第一阱区与作为多个沟槽部的延伸方向上的长度的中央的沟槽中央位置(TP)之间的最短距离(R1a)为1000μm以上。

    半导体装置
    5.
    发明授权

    公开(公告)号:CN109155332B

    公开(公告)日:2021-07-23

    申请号:CN201780026996.5

    申请日:2017-11-14

    Abstract: 在沿与半导体基板(10)的正面平行地配置为条纹状的多个沟槽(2)中的栅沟槽(2a)的内部隔着栅绝缘膜(3a)设置有栅电位(G)的栅电极(4a)。在虚设沟槽(2b)的内部隔着虚设栅绝缘膜(3b)设置有发射电位(E)的虚设栅电极(4b)。在台面区(9)中的作为MOS栅起作用的第一台面区(9a)的表面区域的整个面设置有第一p型基区(5a),在不作为MOS栅起作用的第二台面区(9b)沿第一方向(X)以预定的间隔(D1)选择性地设置有第二p型基区(5b)。台面区(9)的两侧的沟槽(2)中的至少一方为栅沟槽(2a),MOS栅在栅沟槽(2a)的至少一方的侧壁侧进行驱动。据此,能够降低通态电压。

    半导体装置
    6.
    发明公开
    半导体装置 审中-实审

    公开(公告)号:CN112543993A

    公开(公告)日:2021-03-23

    申请号:CN201980050332.1

    申请日:2019-12-03

    Abstract: 半导体装置期望耐量高。提供一种半导体装置,其具备:半导体基板;有源部,设置于半导体基板;第一阱区和第二阱区,设置于半导体基板,并配置为在俯视时夹着有源部;周边阱区,设置于半导体基板,并配置为在俯视时包围有源部;中间阱区,设置于半导体基板,并在俯视时配置在第一阱区和第二阱区之间;第一焊盘,配置在第一阱区的上方;第二焊盘,配置在第二阱区的上方;以及温度感测二极管,配置在中间阱区的上方。

    半导体装置
    8.
    发明公开

    公开(公告)号:CN109155332A

    公开(公告)日:2019-01-04

    申请号:CN201780026996.5

    申请日:2017-11-14

    Abstract: 在沿与半导体基板(10)的正面平行地配置为条纹状的多个沟槽(2)中的栅沟槽(2a)的内部隔着栅绝缘膜(3a)设置有栅电位(G)的栅电极(4a)。在虚设沟槽(2b)的内部隔着虚设栅绝缘膜(3b)设置有发射电位(E)的虚设栅电极(4b)。在台面区(9)中的作为MOS栅起作用的第一台面区(9a)的表面区域的整个面设置有第一p型基区(5a),在不作为MOS栅起作用的第二台面区(9b)沿第一方向(X)以预定的间隔(D1)选择性地设置有第二p型基区(5b)。台面区(9)的两侧的沟槽(2)中的至少一方为栅沟槽(2a),MOS栅在栅沟槽(2a)的至少一方的侧壁侧进行驱动。据此,能够降低通态电压。

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