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公开(公告)号：CN102456729B
公开(公告)日：2016-06-15
申请号：CN201110340430.4
申请日：2011-10-20
Applicant: 富士电机株式会社
IPC: H01L29/739 , H01L29/06 , H01L21/331
CPC classification number: H01L29/0661 , H01L21/76232 , H01L29/045 , H01L29/66333 , H01L29/7395
Abstract: 本发明的一个目的是提供半导体器件及其制造方法，其中可防止在半导体衬底上具有非贯穿V形槽的凹进部的半导体芯片的半导体性能归因于由焊接工序中的受热历程造成的凹进部的隅角部处的应力集中而降级。本发明的半导体器件包括：n型晶片1的正面上的呈平面晶格图案的p型扩散层31；背面侧上的呈平面晶格图案的V形槽21b，该平面晶格图案的间距与扩散层31的平面晶格图案的间距相同，该V形槽21b包括与背面平行并露出p型扩散层31的底面，以及从底面竖立的锥形侧面9d；由V形槽的锥形侧面9d包围的背面上的p型半导体层；以及形成在侧面9d上、并电连接正面上的p型扩散层31和背面上的p型半导体层的p型隔离层4b；其中V形槽21b具有V形槽的侧面隅角部与V形槽底面之间的交叉处附近的倒棱配置。
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公开(公告)号：CN105940489A
公开(公告)日：2016-09-14
申请号：CN201480038707.X
申请日：2014-12-10
Applicant: 富士电机株式会社
CPC classification number: H01L23/053 , H01L21/52 , H01L23/08 , H01L23/24 , H01L23/28 , H01L23/49838 , H01L25/07 , H01L25/071 , H01L25/18 , H01L25/50 , H01L2224/48137 , H01L2224/48139 , H01L2924/13055 , H01L2924/19107 , H05K3/0011 , H05K3/303 , H05K3/46 , H01L2924/00
Abstract: 本发明提供即使是具有多个绝缘电路基板的结构，也能够容易地进行绝缘电路基板间的电连接，能够抑制绝缘电路基板的翘曲变形，能够使半导体芯片的发热良好地散出的半导体模块。半导体模块具备：多个绝缘电路基板(9)，其具备半导体芯片；树脂框体(5)，其具备与绝缘电路基板(9)间的相对的第一外边缘部接触的横档部(5a)和与除了第一外边缘部以外的多个绝缘电路基板(9)的第二外边缘部接触的框部(5c)；导电部件(7)，其横跨横档部(5a)并在绝缘电路基板(9)间进行电连接；以及上盖(8)，其具备覆盖树脂框体(5)的上部的开口的盖部(8c)和与横档部(5a)的一部分紧靠的隔壁部(8b)。
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公开(公告)号：CN102881616A
公开(公告)日：2013-01-16
申请号：CN201210230223.8
申请日：2012-07-04
Applicant: 富士电机株式会社
Inventor： 原田孝仁
CPC classification number: H01L2224/32225 , H01L2224/48091 , H01L2224/48137 , H01L2224/73265 , H01L2924/19107 , H01L2924/00014
Abstract: 提供一种在将半导体芯片焊接在带导电图案绝缘基板的工序中，不发生半导体芯片的位置偏差的半导体装置的组装治具和使用其的半导体装置的制造方法。作为组装治具（200）的构成部件，设置有能够上下自如地动的隔板（25），由此即使带导电图案绝缘基板（28）弯曲为凸状或凹状中的任一种，都能够防止在焊接工序中发生半导体芯片（29）的位置偏差。
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公开(公告)号：CN115700915A
公开(公告)日：2023-02-07
申请号：CN202210593444.5
申请日：2022-05-27
Applicant: 富士电机株式会社
IPC: H01L23/64 , H01L23/14 , H01L23/49 , H01L23/495 , H01L25/16
Abstract: 本发明提供能够降低振荡现象的产生的半导体装置。半导体装置通过电阻芯片来减小从控制端子起控制电极为止的布线电阻以及电感的相对差。在导通(或关断)针对控制电极的控制电压时，能够抑制多个半导体芯片的上升时间(或下降时间)的差。由此，输出电极(源极)的电压不会紊乱。因此，能够向外部的控制装置输出稳定的电压。此外，半导体装置通过引线而使配置于不同的绝缘电路基板的半导体芯片的输出电极间的电位均匀化。由此，能够从输出电极(源极)向外部的控制装置稳定地输出电压。因此，半导体装置能够抑制振荡现象以及由其引起的误动作的产生，并且能够抑制可靠性的降低。
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Patent Agency Ranking
公开(公告)号：CN105940489B
公开(公告)日：2019-04-05
申请号：CN201480038707.X
申请日：2014-12-10
Applicant: 富士电机株式会社
Abstract: 本发明提供即使半导体模块是具有多个绝缘电路基板的结构，也能够容易地进行绝缘电路基板间的电连接，能够抑制绝缘电路基板的翘曲变形，能够使半导体芯片的发热良好地散出的半导体模块。半导体模块具备：多个绝缘电路基板(9)，其具备半导体芯片；树脂框体(5)，其具备与绝缘电路基板(9)间的相对的第一外边缘部接触的横档部(5a)和与除了第一外边缘部以外的多个绝缘电路基板(9)的第二外边缘部接触的框部(5c)；导电部件(7)，其横跨横档部(5a)并在绝缘电路基板(9)间进行电连接；以及上盖(8)，其具备覆盖树脂框体(5)的上部的开口的盖部(8c)和与横档部(5a)的一部分紧靠的隔壁部(8b)。
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公开(公告)号：CN102881616B
公开(公告)日：2015-09-09
申请号：CN201210230223.8
申请日：2012-07-04
Applicant: 富士电机株式会社
Inventor： 原田孝仁
CPC classification number: H01L2224/32225 , H01L2224/48091 , H01L2224/48137 , H01L2224/73265 , H01L2924/19107 , H01L2924/00014
Abstract: 提供一种在将半导体芯片焊接在带导电图案绝缘基板的工序中，不发生半导体芯片的位置偏差的半导体装置的组装治具和使用其的半导体装置的制造方法。作为组装治具（200）的构成部件，设置有能够上下自如地动的隔板（25），由此即使带导电图案绝缘基板（28）弯曲为凸状或凹状中的任一种，都能够防止在焊接工序中发生半导体芯片（29）的位置偏差。
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公开(公告)号：CN116960092A
公开(公告)日：2023-10-27
申请号：CN202310323653.2
申请日：2023-03-29
Applicant: 富士电机株式会社
IPC: H01L23/495 , H01L23/31 , H01L23/00
Abstract: 本发明提供一种半导体装置，即使水滴附着于引线框架也能够防止发生短路。布线保护部(35)包裹第一、第二引线框架(51、52)的一部分，并具备供第一、第二引线框架(51、52)突出的包裹面(35a)。包裹面(35a)与半导体芯片平行，并且在第一、第二引线框架(51、52)之间包括相对于包裹面(35a)突出的止水部(36)。在该情况下，即使顺着第一、第二引线框架(51、52)流动的水滴到达包裹面(35a)，在包裹面(35a)上水滴向对置的第一、第二引线框架(51、52)侧的移动被止水部(36)妨碍。因此，能够防止第一、第二引线框架(51、52)的短路，抑制半导体装置的可靠性的降低。
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公开(公告)号：CN116705799A
公开(公告)日：2023-09-05
申请号：CN202310084560.9
申请日：2023-01-28
Applicant: 富士电机株式会社
IPC: H01L27/118 , H02M7/537
Abstract: 本发明提供一种半导体模块。在半导体模块的内部，适当地配置半导体元件和各连接部。该半导体模块具备：第一主布线连接部，其设置于第一主布线图案上，并与施加第一电源电压的第一主布线部连接；第二主布线连接部，其设置于第二主布线图案上，并与施加第二电源电压的第二主布线部连接；输出主布线连接部，其设置于输出主布线图案上，并与将输出电压输出的输出主布线部连接；电路基板具有：电路区域，其供第一电路和第二电路在第一方向上排列配置；以及第一连接区域和第二连接区域，其在与第一方向正交的第二方向上夹着电路区域而配置，第一主布线连接部和第二主布线连接部设置于所述第一连接区域，输出主布线连接部设置于第二连接区域。
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公开(公告)号：CN102456729A
公开(公告)日：2012-05-16
申请号：CN201110340430.4
申请日：2011-10-20
Applicant: 富士电机株式会社
IPC: H01L29/739 , H01L29/06 , H01L21/331
CPC classification number: H01L29/0661 , H01L21/76232 , H01L29/045 , H01L29/66333 , H01L29/7395
Abstract: 本发明的一个目的是提供半导体器件及其制造方法，其中可防止在半导体衬底上具有非贯穿V形槽的凹进部的半导体芯片的半导体性能归因于由焊接工序中的受热历程造成的凹进部的隅角部处的应力集中而降级。本发明的半导体器件包括：n型晶片1的正面上的呈平面晶格图案的p型扩散层31；背面侧上的呈平面晶格图案的V形槽21b，该平面晶格图案的间距与扩散层31的平面晶格图案的间距相同，该V形槽21b包括与背面平行并露出p型扩散层31的底面，以及从底面竖立的锥形侧面9d；由V形槽的锥形侧面9d包围的背面上的p型半导体层；以及形成在侧面9d上、并电连接正面上的p型扩散层31和背面上的p型半导体层的p型隔离层4b；其中V形槽21b具有V形槽的侧面隅角部与V形槽底面之间的交叉处附近的倒棱配置。
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