公开(公告)号：CN117131324A

公开(公告)日：2023-11-28

申请号：CN202311301041.X

申请日：2023-10-08

Applicant: 安徽大学

Inventor： 洪琪 ,  柳天琪 ,  唐国鹏 ,  尹志豪 ,  闫子豪 ,  张慧珊 ,  陈一诺 ,  邵宇鹏 ,  阎瑞珅 ,  董泓宇 ,  许耀华 ,  郭小辉

IPC: G06F17/16

Abstract: 本发明涉及信号处理，具体涉及一种矩阵Cholesky分解协处理器及其系统。该矩阵Cholesky分解协处理器将正定对称矩阵A分解为下三角矩阵L与L的倒置矩阵的乘积，包括：执行加法运算的加法器、执行除法运算的除法器、执行乘法运算乘法器、执行开方运算开方器、存储正定对称矩阵A的输入暂存区、存储下三角矩阵L的输出暂存区、用于数据混合的数据混合器、用于数据源选择的多路选择器、用于存储临时值的临时值存储模块。本发明基于硬件的实现方式，可以显著减少需要执行的软件指令数量，从而提高系统的实时性，并有效降低嵌入式系统的功耗。

公开(公告)号：CN116992499A

公开(公告)日：2023-11-03

申请号：CN202311006566.0

申请日：2023-08-11

Applicant: 安徽大学

Inventor： 张慧珊 ,  闫子豪 ,  吴新雅 ,  王均宜 ,  张安琪 ,  李相辉 ,  贺建伟 ,  徐凯 ,  关宇欣 ,  董泓宇 ,  姚亮 ,  郭小辉 ,  李迎松

IPC: G06F21/73 ,  G06F21/75 ,  H04L9/32

Abstract: 本发明涉及一种基于FPGA的轻量级M_SR PUF电路，包括第一M_NAND延时门、第二M_NAND延时门、第一锁存器和第二锁存器，第一锁存器的输出端分别与第一M_NAND延时门的第一信号输入端、第二M_NAND延时门的第一信号输入端相连，第一M_NAND延时门的输出端分别与第二M_NAND延时门的第二信号输入端、第二锁存器的输入端相连，第二M_NAND延时门的输出端与第一M_NAND延时门的第二信号输入端相连，第二锁存器的输出端输出RES信号。本发明还公开了一种基于FPGA的轻量级M_SR PUF电路的评估系统。本发明中的MUX单元结构一致且位置固定，保证了延迟单元的公平性；达到了可观的输出响应质量指标，例如唯一性和稳定性；所提出的PUF电路面积消耗低，是目前轻量级物联网认证系统的良好候选者。