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公开(公告)号：CN111316174B
公开(公告)日：2023-07-07
申请号：CN201880072828.4
申请日：2018-11-22
Applicant: 国际商业机器公司
IPC: G03F7/20
Abstract: 本发明的实施例可以包括一种用于确保半导体设计完整性的方法。该方法可包括分析半导体电路的光掩模设计。光掩模可以包括半导体电路的操作所必需的电气设计和没有电气设计的空白空间。该方法可以包括将光学设计插入到用于半导体电路的光掩模设计的空白空间中。所述光学设计可以具有用于验证半导体电路设计的已知光学图案。在本发明的实施例中，可以将所述光学设计与所述电气设计物理隔离。在本发明的另一实施例中，所述光学设计可以包括一个或多个光掩模层并且覆盖所述电气设计。在本发明的另一个实施例中，所述光学设计可以包括盖形。
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公开(公告)号：CN111316174A
公开(公告)日：2020-06-19
申请号：CN201880072828.4
申请日：2018-11-22
Applicant: 国际商业机器公司
IPC: G03F7/20
Abstract: 本发明的实施例可以包括一种用于确保半导体设计完整性的方法。该方法可包括分析半导体电路的光掩模设计。光掩模可以包括半导体电路的操作所必需的电气设计和没有电气设计的空白空间。该方法可以包括将光学设计插入到用于半导体电路的光掩模设计的空白空间中。所述光学设计可以具有用于验证半导体电路设计的已知光学图案。在本发明的实施例中，可以将所述光学设计与所述电气设计物理隔离。在本发明的另一实施例中，所述光学设计可以包括一个或多个光掩模层并且覆盖所述电气设计。在本发明的另一个实施例中，所述光学设计可以包括盖形。
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公开(公告)号：CN111357078A
公开(公告)日：2020-06-30
申请号：CN201880073753.1
申请日：2018-11-22
Applicant: 国际商业机器公司
Abstract: 本发明的实施例可以包括一种用于确保半导体设计完整性的方法。该方法可包括分析半导体电路的光掩模设计。光掩模可以包括半导体电路的操作所必需的初级电气设计和没有初级电气设计的空白空间。该方法可以包括将次级电气设计插入到用于半导体电路的光掩模设计的空白空间中。所述次级电气设计可以具有用于验证半导体电路设计的已知电性能。
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公开(公告)号：CN107210197B
公开(公告)日：2020-06-19
申请号：CN201680009251.3
申请日：2016-02-08
Applicant: 国际商业机器公司
IPC: H01L21/02 , H01L21/311 , H01L29/06 , H05K3/00
Abstract: 制备混杂预制图案以用于能够形成层状域图案的给定嵌段共聚物的定向自组装。混杂预制图案具有顶表面，其包括散布有相邻凹陷表面的独立的抬升表面。抬升表面对于通过自组装形成的域是中性润湿的。在给定的蚀刻方法中，在抬升表面下方的材料比在凹陷表面下方的材料具有更大的抗蚀刻性。按照本文所述的混杂预制图案的其他尺寸约束，在混杂预制图案上形成给定嵌段共聚物的层。层的自组装产生在抬升表面上的包括自对准的、单向的、垂直取向的薄片的层状域图案，以及在凹陷表面上平行和/或垂直取向的薄片。域图案沿着预制图案的主轴显示长程有序性。层状域图案可用于形成包括二维定制特征的转印图案。
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公开(公告)号：CN107210197A
公开(公告)日：2017-09-26
申请号：CN201680009251.3
申请日：2016-02-08
Applicant: 国际商业机器公司
IPC: H01L21/02 , H01L21/311 , H01L29/06 , H05K3/00
Abstract: 制备混杂预制图案以用于能够形成层状域图案的给定嵌段共聚物的定向自组装。混杂预制图案具有顶表面，其包括散布有相邻凹陷表面的独立的抬升表面。抬升表面对于通过自组装形成的域是中性润湿的。在给定的蚀刻方法中，在抬升表面下方的材料比在凹陷表面下方的材料具有更大的抗蚀刻性。按照本文所述的混杂预制图案的其他尺寸约束，在混杂预制图案上形成给定嵌段共聚物的层。层的自组装产生在抬升表面上的包括自对准的、单向的、垂直取向的薄片的层状域图案，以及在凹陷表面上平行和/或垂直取向的薄片。域图案沿着预制图案的主轴显示长程有序性。层状域图案可用于形成包括二维定制特征的转印图案。
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