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公开(公告)号：CN117608667A
公开(公告)日：2024-02-27
申请号：CN202410089039.9
申请日：2024-01-23
申请人： 合芯科技(苏州)有限公司 , 合芯科技有限公司
IPC分类号： G06F9/38
摘要： 本申请提供一种指令集处理系统、方法及电子设备，该指令集处理系统包括：内核单元，用于支持处理精简指令集计算机架构下的指令集格式；一致性网络网格互联总线，用于支持处理ARM架构下的指令集格式；指令集处理单元，设置于内核单元和一致性网络网格互联总线之间，用于对接收到内核单元下发的第一指令集提供指令集处理功能，以将第一指令集格式转换为一致性网络网格互联总线支持处理的指令集格式，其中，指令集处理功能包括如下至少之一:非缓存一致性存储、非缓存一致性读数据、无效高速缓存地址转换条目、数据同步。可以实现兼容CPU不同架构下的支持不同指令集部件。
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公开(公告)号：CN118426840A
公开(公告)日：2024-08-02
申请号：CN202410544616.9
申请日：2024-01-23
申请人： 合芯科技(苏州)有限公司 , 合芯科技有限公司
IPC分类号： G06F9/38
摘要： 本申请提供一种指令集处理系统、方法及电子设备，该指令集处理系统包括：内核单元，用于支持处理精简指令集计算机架构下的指令集格式；一致性网络网格互联总线，用于支持处理ARM架构下的指令集格式；指令集处理单元，设置于内核单元和一致性网络网格互联总线之间，用于对接收到内核单元下发的第一指令集提供指令集处理功能，以将第一指令集格式转换为一致性网络网格互联总线支持处理的指令集格式，其中，指令集处理功能包括如下至少之一:非缓存一致性存储、非缓存一致性读数据、无效高速缓存地址转换条目、数据同步。可以实现兼容CPU不同架构下的支持不同指令集部件。
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公开(公告)号：CN117608667B
公开(公告)日：2024-05-24
申请号：CN202410089039.9
申请日：2024-01-23
申请人： 合芯科技(苏州)有限公司 , 合芯科技有限公司
IPC分类号： G06F9/38
摘要： 本申请提供一种指令集处理系统、方法及电子设备，该指令集处理系统包括：内核单元，用于支持处理精简指令集计算机架构下的指令集格式；一致性网络网格互联总线，用于支持处理ARM架构下的指令集格式；指令集处理单元，设置于内核单元和一致性网络网格互联总线之间，用于对接收到内核单元下发的第一指令集提供指令集处理功能，以将第一指令集格式转换为一致性网络网格互联总线支持处理的指令集格式，其中，指令集处理功能包括如下至少之一:非缓存一致性存储、非缓存一致性读数据、无效高速缓存地址转换条目、数据同步。可以实现兼容CPU不同架构下的支持不同指令集部件。
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公开(公告)号：CN117851285A
公开(公告)日：2024-04-09
申请号：CN202311567542.2
申请日：2023-11-22
申请人： 合芯科技(苏州)有限公司 , 合芯科技有限公司
IPC分类号： G06F12/1009 , H04L67/01 , G06F12/1027 , G06F12/0831
摘要： 本申请提供一种全一致性请求节点、分布式虚拟内存操作处理系统、方法。该全一致性请求节点包括：内核模块，用于发起预设操作，并将与预设操作对应的操作字段映射成满足第一总线要求的第一数据；第一处理模块，用于将第一数据映射到满足CHI协议的第一文件，并将第一文件发送至外部混合节点；第一文件包括分布式虚拟内存操作DVMOp报文和广播写数据NCBWrdata报文；第二处理模块，用于接收第一文件和外部混合节点发送的第二文件，根据第一文件和/或第二文件获取执行DVMop操作所需的字段信息，并将字段信息映射成满足第一总线的第二数据；内核模块，包括所有无效操作子模块，所有无效操作子模块用于接收第二数据并执行指定的预设操作。
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公开(公告)号：CN117914448A
公开(公告)日：2024-04-19
申请号：CN202410082192.9
申请日：2024-01-19
申请人： 上海合芯数字科技有限公司 , 合芯科技有限公司
IPC分类号： H04L1/00
摘要： 本申请提供一种数据传输方法、装置、系统和设备。该方法应用于发送端，方法包括：获取目标传输数据；其中，所述目标传输数据的无效字节中包括第一校验数据，所述第一校验数据为对所述目标传输数据中有效字节的数据进行校验的数据；将所述目标传输数据发送至接收端，以使得所述接收端基于所述目标传输数据中的第一校验数据对所述目标传输数据中有效字节的数据进行校验。本申请的方法可增加数据传输可靠性，其数据传输成本低、效率高。
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公开(公告)号：CN117494164A
公开(公告)日：2024-02-02
申请号：CN202311476955.X
申请日：2023-11-07
申请人： 上海合芯数字科技有限公司 , 合芯科技有限公司
IPC分类号： G06F21/60
摘要： 本申请涉及一种加解密模块验证方法、装置、计算机设备、存储介质和计算机程序产品。该方法包括：响应于待验证的加解密模块的读请求，获取与加解密模块关联的请求文件和数据文件，将请求文件和数据文件发送至加解密模块；请求文件中包括加解密算法模式和数据文件的文件地址，数据文件中包括与加解密算法模式对应的待处理数据；接收加解密模块返回的第一加解密结果；通过验证平台中的参考模型，调用预设函数库中与加解密算法模式对应的目标函数，对待处理数据进行加解密处理，得到第二加解密结果；根据第一加解密结果和第二加解密结果，得到针对加解密模块的加解密验证结果。采用本方法，能够提高加解密模块的验证效率。
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公开(公告)号：CN117435534A
公开(公告)日：2024-01-23
申请号：CN202311443577.5
申请日：2023-11-01
申请人： 上海合芯数字科技有限公司 , 合芯科技有限公司
摘要： 本申请提供的基于外围总线的数据传输电路、方法及处理器,数据传输电路中包括：译码模块和比较模块。译码模块用于基于主设备发送的地址信号，在从设备中确定主设备需要访问的至少一个目标设备，并向目标设备发送片选信号；地址信号用于指示主设备需要访问的至少一个目标设备；比较模块分别与从设备、译码模块以及主设备连接；目标设备用于基于接收到的片选信号响应主设备的数据访问操作，并向比较模块发送反馈信号；反馈信号表征数据访问完毕；比较模块，用于基于译码模块输出的指示信号和接收到的反馈信号，确定结果信号，并将结果信号发送至主设备。进而，确保主设备可以基于APB总线一次实现多个目标设备的数据访问，提高数据访问效率。
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公开(公告)号：CN117290278A
公开(公告)日：2023-12-26
申请号：CN202311311960.5
申请日：2023-10-10
申请人： 合芯科技有限公司 , 北京市合芯数字科技有限公司
IPC分类号： G06F15/17 , G06F15/78 , G06F11/22 , G06F11/263
摘要： 本申请提供一种芯片内硬件互联结构、芯片、服务器及方法，该芯片内硬件互联结构包括：至少一个集线器和多个硬件资源；各所述硬件资源通过预设数量的连接线与所述集线器连接；所述集线器中被配置有至少一个资源池，所述资源池与具有同步关系的各所述硬件资源相关。本申请的芯片内硬件互联结构，各硬件资源通过预设数量的连接线与集线器连接，集线器中被配置有至少一个资源池，以通过资源池实现硬件资源之间的同步互联。由于不需要依赖总线互联，因而，无需对信号编码后再传递，可以直接传递电平信号。并且，无需总线异步桥、信号编码等单元，使芯片可以更小型更轻量化。同时，相比总线的信号传递，时效性也更好。
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公开(公告)号：CN117725863B
公开(公告)日：2024-09-10
申请号：CN202311698097.3
申请日：2023-12-11
申请人： 上海合芯数字科技有限公司 , 合芯科技有限公司
IPC分类号： G06F30/33 , G06F11/22 , G06F11/273
摘要： 本申请提供一种芯片信号分析装置、系统、处理器芯片及电子设备，通过软件资源装置搭载或调用用于芯片信号分析的软件资源，并通过芯片数据获取装置，读取软件资源，获取目标走线上的电路数据，进而以服务器芯片的数据传输协议，将电路数据传输至总线协议转换装置，总线协议转换装置完成时序同步和协议转换流程，将电路数据根据预设的目标协议封装成封装数据，以目标协议传输至调试装置进行芯片信号分析，由此，提升了应用场景的普适性，并提升了软件交互的效率，降低了芯片信号分析过程中软件资源的占用，解决了POWER架构下的处理器芯片信号分析系统在进行硅后芯片验证流程中，软件交互效率低、软件资源占用大的问题。
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