公开(公告)号：CN119789521A

公开(公告)日：2025-04-08

申请号：CN202411840459.2

申请日：2024-12-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄咸志 ,  陈冠霖 ,  王培宇 ,  余家濠 ,  王志豪

IPC: H10D84/85 ,  H10D62/10 ,  H10D62/13 ,  H10D84/03

Abstract: 本申请的实施例公开了一种半导体器件及其形成方法，半导体器件包括：多个第一纳米结构，形成在第一堆叠件中。该器件还包括：多个第二纳米结构，形成在第二堆叠件中。该器件还包括：第一源极/漏极结构，邻近多个第一纳米结构，第一源极/漏极结构包括具有硅和锗的第一半导体。该器件还包括：第二源极/漏极结构，垂直地堆叠在第一源极/漏极结构上方，并且邻近多个第二纳米结构，第二源极/漏极结构具有其中锗浓度超过第一半导体的锗浓度的第二半导体。

公开(公告)号：CN119744000A

公开(公告)日：2025-04-01

申请号：CN202411780520.9

申请日：2024-12-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王志豪 ,  陈冠霖 ,  黄咸志 ,  余家濠 ,  王培宇

IPC: H10D84/85 ,  H10D84/03

Abstract: 本公开的各个实施例提供了半导体器件结构，包括：源极/漏极部件，设置在衬底上方；多个半导体层，垂直堆叠在衬底上方并且与源极/漏极部件接触；栅电极层，围绕多个半导体层的每个的部分；第一介电间隔件，与多个半导体层的最顶部半导体层的第一侧接触；以及第二介电间隔件，与多个半导体层的最顶部半导体层的第二侧接触。本申请的实施例还涉及半导体器件结构及其形成方法。

公开(公告)号：CN118825022A

公开(公告)日：2024-10-22

申请号：CN202410849215.4

申请日：2024-06-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄咸志 ,  陈冠霖 ,  张家豪 ,  朱熙甯 ,  江国诚 ,  王志豪

IPC: H01L27/088 ,  H01L29/06 ,  H01L29/423 ,  H01L21/8234 ,  H01L21/82

Abstract: 集成电路包括：晶体管，包括多个堆叠沟道。第一介电壁结构定位在堆叠沟道的第一横向侧上。第二介电壁结构定位在堆叠沟道的第二横向侧上。介电主结构定位在顶部沟道之上。栅电极包括在第二介电壁结构和堆叠沟道之间垂直延伸的垂直柱。栅电极包括从堆叠沟道之间的垂直柱横向延伸的指状件部分。本申请的实施例还涉及形成集成电路的方法。

公开(公告)号：CN119947178A

公开(公告)日：2025-05-06

申请号：CN202510050669.X

申请日：2025-01-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄咸志 ,  陈冠霖 ,  王培宇 ,  余家濠 ,  江国诚 ,  王志豪

IPC: H10D30/62 ,  H10D30/01 ,  H10D62/10

Abstract: 在形成纳米结构晶体管的栅极结构之前，去除纳米结构晶体管的源极/漏极区域和纳米结构晶体管的牺牲纳米结构层之间的内部间隔件。去除牺牲纳米结构层，并且然后去除内部间隔件。然后，牺牲纳米结构层用纳米结构晶体管的栅极结构替换，从而使得栅极结构和源极/漏极区域通过由于去除内部间隔件而产生的气隙间隔开。源极/漏极区域和栅极结构之间的气隙的介电常数(或相对介电系数)小于内部间隔件的材料的介电常数。气隙的较小介电常数减小了源极/漏极区域和栅极结构之间的电容量。本申请的实施例涉及半导体器件及其形成方法。

公开(公告)号：CN119815855A

公开(公告)日：2025-04-11

申请号：CN202411883237.9

申请日：2024-12-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄咸志 ,  陈冠霖 ,  余家濠 ,  王培宇 ,  王志豪

IPC: H10D30/01 ,  H10D30/60 ,  H10D62/10 ,  H10D62/17 ,  H10D64/23

Abstract: 本公开提供了一种半导体器件和形成半导体器件的方法。该方法包括通过形成源极/漏极开口而在衬底上形成纳米结构沟道堆叠件。该方法还包括在源极/漏极开口中形成牺牲源极/漏极。该方法还包括通过用锗浓度超过牺牲源极/漏极的替换源极/漏极来替换牺牲源极/漏极，以增加纳米结构沟道堆叠件的拉伸应力。

公开(公告)号：CN119947214A

公开(公告)日：2025-05-06

申请号：CN202411568778.2

申请日：2024-11-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈冠霖 ,  王志豪 ,  王培宇 ,  黄咸志 ,  余家濠

IPC: H10D84/01 ,  H10D64/23 ,  H10D62/10 ,  H10D84/83 ,  B82Y40/00 ,  B82Y30/00

Abstract: 一种形成半导体器件的方法，用于形成晶体管，包括：在衬底上形成交替的第一半导体层和第二半导体层的堆叠件；通过在衬底的第一器件区中形成源极/漏极开口，形成纳米结构沟道和插件。源极/漏极开口延伸穿过第一半导体层和第二半导体层。该方法包括：在形成源极/漏极开口之后，提高纳米结构沟道的拉伸应变，以及，在提高拉伸应变之后，在源极/漏极开口中形成源极/漏极。本申请的实施例还公开了一种半导体器件。

公开(公告)号：CN119815854A

公开(公告)日：2025-04-11

申请号：CN202411883224.1

申请日：2024-12-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈冠霖 ,  王志豪 ,  余家濠 ,  王培宇 ,  黄咸志

IPC: H10D30/01 ,  H10D30/60 ,  H10D62/10 ,  H10D62/17 ,  H10D64/23

Abstract: 公开了用于制造半导体器件的方法。方法涉及在衬底上形成交替的半导体沟道和中介层的堆叠件，其中牺牲结构位于中介层之间。形成源极/漏极开口，并且修改沟道中的应变。在开口中形成源极/漏极结构，并且沉积介电层。所得器件以具有变化高度的内部间隔件的堆叠纳米结构为特征，使得能够实现电子器件中改进的性能。本申请的实施例还涉及半导体器件及其形成方法。