公开(公告)号：CN119905456A

公开(公告)日：2025-04-29

申请号：CN202411512690.9

申请日：2024-10-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 罗廷亚 ,  李承晋 ,  李劭宽 ,  黄心岩 ,  张孝慷

IPC: H01L21/768 ,  H01L23/528

Abstract: 提供了半导体结构及其形成方法。示例性方法包括：在衬底上方形成金属层；图案化金属层以形成其间具有沟槽的第一金属线和第二金属线；在沟槽的下部部分中沉积牺牲层；在牺牲层上形成第一介电层；在形成第一介电层之后，选择性去除牺牲层以在第一金属线和第二金属线之间形成空气间隙；以及在第一介电层上方和沟槽的上部部分中沉积第二介电层。

公开(公告)号：CN119400759A

公开(公告)日：2025-02-07

申请号：CN202411424812.9

申请日：2024-10-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李承晋 ,  黄心岩 ,  李劭宽 ,  罗廷亚 ,  张孝慷

IPC: H01L23/31 ,  H01L23/48 ,  H01L23/367 ,  H01L23/528 ,  H01L23/538 ,  H01L21/48 ,  H01L21/768

Abstract: 一些实施例涉及一种集成电路(IC)器件，其包括衬底、设置在衬底上并彼此分离的多个导电结构、以及设置在衬底上方并直接接触多个导电结构中的每个的至少一个电绝缘结构。至少一个电绝缘结构具有大于5瓦特每米开尔文(W/m‑K)的导热率。本申请的实施例还公开了一种形成集成电路器件的方法。

公开(公告)号：CN115602619A

公开(公告)日：2023-01-13

申请号：CN202210011778.7

申请日：2022-01-06

Applicant: 台湾积体电路制造股份有限公司(TW)

Inventor： 李承晋 ,  李劭宽 ,  黄心岩 ,  张孝慷 ,  眭晓林

IPC: H01L21/768

Abstract: 一种半导体结构，包含其上具有导电结构的基板、第一介电层、导电特征件和第二介电层。所述第一介电层设置在所述基板上。所述导电特征件形成于所述第一介电层中，且电连接至所述导电结构。所述第二介电层形成于所述第一介电层上且邻近所述导电特征件设置。所述第一介电层和所述第二介电层是由不同的材料制成。

公开(公告)号：CN115527927A

公开(公告)日：2022-12-27

申请号：CN202210884147.6

申请日：2022-07-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑凯方 ,  蔡承孝 ,  李承晋 ,  林明贤 ,  张孝慷

IPC: H01L21/768 ,  H01L23/64

Abstract: 一种互连结构，包括第一介电层；第一导电层，设置在第一介电层中；第二介电层，设置在第一介电层上方；第二导电层，设置在第二介电层中，并与第一导电层电性接触；第三介电层，设置在第二介电层上方，其中第三介电层包括基于氮碳化硅(SiCN)的材料；以及电阻装置，设置在第三介电层中。

公开(公告)号：CN112151441A

公开(公告)日：2020-12-29

申请号：CN202010207023.5

申请日：2020-03-23

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄心岩 ,  李劭宽 ,  李承晋 ,  刘相玮 ,  杨岱宜 ,  吴佳典 ,  陈海清 ,  眭晓林

IPC: H01L21/768 ,  H01L21/8234

Abstract: 提供集成电路装置及其形成方法。根据本发明实施例，此方法包括：提供一工件，包括位于一介电层中的一第一金属部件以及位于此第一金属部件上的一盖层；选择性地沉积一阻挡层于此盖层上；沉积一蚀刻停止层于此工件上；移除此阻挡层；以及沉积一第二金属部件于此工件上，使此第一金属部件电性耦合至此第二金属部件。此阻挡层防止此蚀刻停止层沉积于此盖层上。

公开(公告)号：CN110660728A

公开(公告)日：2020-01-07

申请号：CN201910381213.6

申请日：2019-05-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李劭宽 ,  黄心岩 ,  陈海清 ,  眭晓林 ,  李承晋

IPC: H01L21/768 ,  H01L23/535

Abstract: 形成增进金属盖层的方法与结构包括形成多层金属内连线网络于基板上。在一些实施例中，多层金属内连线网络包括多个金属区。在一些例子中，介电区位于每一金属区之间。举例来说，金属盖层可沉积于每一金属区上。在一些实施例中，之后可选择性地沉积自组装单层于盖层上，而自组装单层选择性地形成于金属盖层上，而介电区实质上不具有自阻装单层。在多种例子中，在选择性地形成自组装单层于金属盖层上之后，可进行热制程，其中自组装单层在热制程时避免金属盖层扩散。

公开(公告)号：CN119993905A

公开(公告)日：2025-05-13

申请号：CN202411914699.2

申请日：2024-12-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 廖堃砚 ,  林明贤 ,  王永智 ,  陈欣苹 ,  郭子骏 ,  卢孟珮 ,  李承晋

IPC: H01L21/768 ,  H01L23/31 ,  H01L23/48

Abstract: 根据本揭露的一些实施例，揭露制造半导体组件结构的方法以及半导体组件结构。所述方法包括通过依序形成彼此堆栈的传热层以及夹在传热层之间的背侧金属化结构来形成背侧连接结构。至少一个传热层的形成包括执行退火工艺，以将绝缘材料层转变为具有纳米晶粒和沿纳米晶粒的晶界分布的掺杂剂的绝缘纳米结构材料层。

公开(公告)号：CN118782539A

公开(公告)日：2024-10-15

申请号：CN202410679407.5

申请日：2024-05-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李承晋 ,  黄心岩 ,  吴彦儒 ,  李劭宽 ,  杨光玮 ,  张孝慷

IPC: H01L21/768 ,  H01L23/528 ,  H01L23/522

Abstract: 一种半导体装置结构的形成方法与内连线结构。方法包括形成一或多个第一导电结构于第一介电层中；形成金属层于第一导电结构的每一者上；形成第一蚀刻停止层于金属层上；形成第二蚀刻停止层于第一蚀刻停止层上，其中第二蚀刻停止层为无氮层。方法亦包括形成第二介电层于第二蚀刻停止层上；以及形成第二导电结构于第二介电层中，且第二导电结构穿过第二蚀刻停止层、第一蚀刻停止层、与金属层。

公开(公告)号：CN115566002A

公开(公告)日：2023-01-03

申请号：CN202210943683.9

申请日：2022-08-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李承晋 ,  李劭宽 ,  杨光玮 ,  蔡承孝 ,  黄心岩 ,  张孝慷 ,  眭晓林

IPC: H01L23/535

Abstract: 一种内连线结构，包括第一导电特征、具有第一顶面且设置在第一导电特征上的第一衬垫、邻近第一导电特征设置的第二导电特征以及设置在第二导电特征的至少一部分上的第二衬垫。第二衬垫具有第二顶面，且第一衬垫和第二衬垫各自包括二维材料。此内连线结构还包括设置在第一导电特征和第二导电特征之间的第一介电材料和设置在第一介电材料上的介电层。介电层具有第三顶面，且第一顶面、第二顶面和第三顶面是共平面的。

公开(公告)号：CN114823499A

公开(公告)日：2022-07-29

申请号：CN202210202479.1

申请日：2022-03-03

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李劭宽 ,  黄心岩 ,  李承晋 ,  陈海清 ,  眭晓林

IPC: H01L21/768

Abstract: 本公开提供一种半导体装置。半导体装置包括两个或更多个第一阶导体及一个或多个第二阶导体。提供了一种自对准导孔，抑制层选择性地沉积在下导电区上。选择性地沉积电介质在下导电区上。可选择性地蚀刻沉积的电介质。选择性地沉积抑制剂在下电介质区上。选择性地沉积电介质在下电介质区上。位于下导电区上方的沉积的电介质与位于下电介质区上方的沉积的电介质具有不同的蚀刻速率，这可导致与下导电区对准的导孔结构。