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公开(公告)号：CN114975768A
公开(公告)日：2022-08-30
申请号：CN202110713953.2
申请日：2021-06-25
Applicant: 台湾积体电路制造股份有限公司
Abstract: 在一些实施例中，本公开涉及一种集成芯片及用于形成集成芯片的方法。所述集成芯片，包含：上覆于设置在下部层间介电层内的内连线结构的底部电极；位于底部电极上方的顶部电极；位于顶部电极与底部电极之间的数据存储结构；直接上覆于内连线结构的导电阻挡层；以及垂直地分离且接触底部电极的底部表面和导电阻挡层的顶部表面的底部电极通孔。底部电极通孔的最大宽度小于数据存储结构的宽度。本公开的方法没有来自底部电极通孔和/或内连线结构的金属副产物再沉积在数据存储结构的侧壁上，可防止电短路。
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公开(公告)号：CN109860152A
公开(公告)日：2019-06-07
申请号：CN201810992184.2
申请日：2018-08-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/532 , H01L23/528 , H01L21/768 , H01L27/12
Abstract: 本公开实施例涉及半导体结构及其制造方法。本公开提供一种半导体结构，包含提供：金属层；粘着增强层，其在所述金属层上方；介电质堆叠，其在所述粘着增强层上方；接触件，其穿透所述介电质堆叠及所述粘着增强层并与所述金属层连接；阻障层，其放置于所述接触件与所述介电质堆叠之间；及高k介电层，其放置于所述接触件与所述阻障层之间。
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公开(公告)号：CN107068856A
公开(公告)日：2017-08-18
申请号：CN201710057592.4
申请日：2017-01-26
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本揭露涉及半导体结构及制造其的方法。具体的，本揭露的一些实施例揭露一种半导体结构，其包括第N金属层；底部电极，其在所述第N金属层上方；磁性穿遂结MTJ，其在所述底部电极上方；顶部电极，其在所述MTJ上方；以及第(N+M)金属层，其在所述第N金属层上方。N以及M为正整数。所述第(N+M)金属层环绕所述顶部电极的侧壁的一部分。还提供一种形成所述半导体结构的制造方法。
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公开(公告)号：CN107017338A
公开(公告)日：2017-08-04
申请号：CN201611255244.X
申请日：2016-12-30
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本揭露涉及一种半导体结构和其形成方法。本揭露提供一种半导体结构，其包括一第N金属层，在一晶体管区上方，其中N是一自然数；以及一底部电极，在所述第N金属层上方。所述底部电极包含一底部部分，具有一第一宽度并且位于一底部电极通路BEVA中，所述第一宽度在所述BEVA的一顶部表面测量；以及一上方部分，具有一第二宽度并且位于所述底部部分上方。所述半导体结构也包括一磁性穿隧结MTJ层，具有一第三宽度并且位于所述上方部分上方；一顶部电极，在所述MTJ层上方；以及一第(N+1)金属层，在所述顶部电极上方。所述第二宽度大于所述第一宽度。
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公开(公告)号：CN113838968A
公开(公告)日：2021-12-24
申请号：CN202110088853.5
申请日：2021-01-22
Applicant: 台湾积体电路制造股份有限公司
Inventor： 徐晨佑
Abstract: 一种存储器单元结构，包括设置在衬底之上的介电顶盖层及设置在介电顶盖层之上的第一介电层。存储器单元结构可还包括设置在第一介电层之上的缓冲层、嵌置在缓冲层、第一介电层及介电顶盖层中的连接通孔结构。存储器单元结构可还包括底部电极及磁性隧道结(MTJ)存储器单元，所述底部电极设置在连接通孔结构及缓冲层上，所述磁性隧道结(MTJ)存储器单元包括设置在底部电极上的一个或多个磁性隧道结层。
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Patent Agency Ranking
公开(公告)号：CN109860152B
公开(公告)日：2021-05-25
申请号：CN201810992184.2
申请日：2018-08-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/532 , H01L23/528 , H01L21/768 , H01L27/12
Abstract: 本公开实施例涉及半导体结构及其制造方法。本公开提供一种半导体结构，包含提供：金属层；粘着增强层，其在所述金属层上方；介电质堆叠，其在所述粘着增强层上方；接触件，其穿透所述介电质堆叠及所述粘着增强层并与所述金属层连接；阻障层，其放置于所述接触件与所述介电质堆叠之间；及高k介电层，其放置于所述接触件与所述阻障层之间。
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公开(公告)号：CN112447643B
公开(公告)日：2025-03-07
申请号：CN202010863290.8
申请日：2020-08-25
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种集成电路及其形成方法及半导体封装的形成方法。集成电路包括：第一介电结构，其具有位于层间介电结构之上的第一内侧壁。第二介电结构位于第一介电结构之上，其中第一内侧壁位于第二介电结构的第二内侧壁之间。侧壁阻挡结构位于第一介电结构之上且沿第二内侧壁垂直地延伸。下部凸块结构位于第二内侧壁之间且沿第一内侧壁垂直地延伸以及沿侧壁阻挡结构的第三内侧壁垂直地延伸。上部凸块结构位于下部凸块结构及侧壁阻挡结构二者之上以及第二内侧壁之间，其中上部凸块结构的最上点位于第二介电结构的最上点处或第二介电结构的最上点下方。
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公开(公告)号：CN112447643A
公开(公告)日：2021-03-05
申请号：CN202010863290.8
申请日：2020-08-25
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种集成电路及其形成方法及半导体封装的形成方法。集成电路包括：第一介电结构，其具有位于层间介电结构之上的第一内侧壁。第二介电结构位于第一介电结构之上，其中第一内侧壁位于第二介电结构的第二内侧壁之间。侧壁阻挡结构位于第一介电结构之上且沿第二内侧壁垂直地延伸。下部凸块结构位于第二内侧壁之间且沿第一内侧壁垂直地延伸以及沿侧壁阻挡结构的第三内侧壁垂直地延伸。上部凸块结构位于下部凸块结构及侧壁阻挡结构二者之上以及第二内侧壁之间，其中上部凸块结构的最上点位于第二介电结构的最上点处或第二介电结构的最上点下方。
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公开(公告)号：CN107017338B
公开(公告)日：2020-03-06
申请号：CN201611255244.X
申请日：2016-12-30
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本揭露涉及一种半导体结构和其形成方法。本揭露提供一种半导体结构，其包括一第N金属层，在一晶体管区上方，其中N是一自然数；以及一底部电极，在所述第N金属层上方。所述底部电极包含一底部部分，具有一第一宽度并且位于一底部电极通路BEVA中，所述第一宽度在所述BEVA的一顶部表面测量；以及一上方部分，具有一第二宽度并且位于所述底部部分上方。所述半导体结构也包括一磁性穿隧结MTJ层，具有一第三宽度并且位于所述上方部分上方；一顶部电极，在所述MTJ层上方；以及一第(N+1)金属层，在所述顶部电极上方。所述第二宽度大于所述第一宽度。
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公开(公告)号：CN113838968B
公开(公告)日：2025-02-14
申请号：CN202110088853.5
申请日：2021-01-22
Applicant: 台湾积体电路制造股份有限公司
Inventor： 徐晨佑
Abstract: 一种存储器单元结构，包括设置在衬底之上的介电顶盖层及设置在介电顶盖层之上的第一介电层。存储器单元结构可还包括设置在第一介电层之上的缓冲层、嵌置在缓冲层、第一介电层及介电顶盖层中的连接通孔结构。存储器单元结构可还包括底部电极及磁性隧道结(MTJ)存储器单元，所述底部电极设置在连接通孔结构及缓冲层上，所述磁性隧道结(MTJ)存储器单元包括设置在底部电极上的一个或多个磁性隧道结层。
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