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公开(公告)号：CN113594166B
公开(公告)日：2025-05-06
申请号：CN202110327370.6
申请日：2021-03-26
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本公开涉及包括外延源极线和位线的存储阵列。公开了一种3D存储阵列及其形成方法，其中，水平合并并且垂直不合并的外延源极/漏极区域被用作源极线和位线。在实施例中，一种存储阵列包括：第一沟道区域，在半导体衬底之上；第一外延区域，电耦合到第一沟道区域；第二外延区域，在与半导体衬底的主表面垂直的方向上位于第一外延区域正上方；电介质材料，在第一外延区域和第二外延区域之间，第二外延区域通过电介质材料与第一外延区域隔离；栅极电介质，围绕第一沟道区域；以及栅极电极，围绕栅极电介质。
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公开(公告)号：CN113380821B
公开(公告)日：2024-12-24
申请号：CN202110220243.6
申请日：2021-02-26
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种存储器单元，包括位于半导体衬底上方的晶体管。晶体管包括沿着字线的侧壁布置的铁电层。铁电层包括具有5的化合价、7的化合价、或其组合的物质。氧化物半导体层电连接至源极线和位线。铁电层设置在氧化物半导体层和字线之间。本申请的实施例提供了存储器单元、存储器器件及其形成方法。
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公开(公告)号：CN113380291B
公开(公告)日：2024-05-14
申请号：CN202110588915.9
申请日：2021-05-28
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例公开了一种存储单元，包括写位线、写入晶体管和读取晶体管。写入晶体管连接在写位线和第一节点之间。读取晶体管通过第一节点连接至写入晶体管。读取晶体管包括铁电层。写入晶体管被配置为通过调整读取晶体管的极化状态的写位线信号来设置存储单元的存储数据值。极化状态对应于所存储的数据值。本发明的实施例还公开了一种操作存储单元的方法。
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公开(公告)号：CN113380821A
公开(公告)日：2021-09-10
申请号：CN202110220243.6
申请日：2021-02-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11585 , H01L27/1159
Abstract: 一种存储器单元，包括位于半导体衬底上方的晶体管。晶体管包括沿着字线的侧壁布置的铁电层。铁电层包括具有5的化合价、7的化合价、或其组合的物质。氧化物半导体层电连接至源极线和位线。铁电层设置在氧化物半导体层和字线之间。本申请的实施例提供了存储器单元、存储器器件及其形成方法。
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公开(公告)号：CN113206045A
公开(公告)日：2021-08-03
申请号：CN202110148791.2
申请日：2021-02-03
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 本公开涉及半导体装置的形成方法。提供负电容场效晶体管与铁电场效晶体管装置与其形成方法。栅极介电堆叠包括铁电栅极介电层。依序沉积非晶的高介电常数的介电层与掺质源层，接着进行沉积后退火。沉积后退火可将非晶的高介电常数的介电层转换成多晶的高介电常数膜，其具有掺质所稳定的结晶晶粒于结晶相中，其中高介电常数的介电层为高介电常数的铁电介电层。在沉积后退火之后，可移除残留的掺质源层。形成栅极于残留的掺质源层(若存在)与多晶的高介电常数膜上。
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Patent Agency Ranking
公开(公告)号：CN112018180A
公开(公告)日：2020-12-01
申请号：CN202010128887.8
申请日：2020-02-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336
Abstract: 一种半导体装置结构，包括具有鳍结构的基底，鳍结构包括负电容(negative capacitance,NC)材料。半导体装置结构也包括栅极电极层、栅极介电结构、源极特征部件以及漏极特征部件。栅极介电结构覆盖鳍结构的上表面及两相对的侧壁表面。栅极电极层形成于栅极介电结构上方。源极特征部件及漏极特征部件形成于鳍结构内且自鳍结构突出，并经由栅极电极层而彼此分开。
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公开(公告)号：CN110957359A
公开(公告)日：2020-04-03
申请号：CN201910925071.5
申请日：2019-09-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/423 , H01L29/78
Abstract: 一种负电容半导体装置，包括基板。介电层设置在基板的一部分上方。铁电结构设置在介电层上。在铁电结构内，铁电结构的材料组成随铁电结构内的高度而变化。栅极电极设置在铁电结构上方。
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公开(公告)号：CN113380806B
公开(公告)日：2025-03-25
申请号：CN202110408842.0
申请日：2021-04-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B53/30
Abstract: 提供了包括半导体衬底、互连结构和存储器单元阵列的半导体芯片。半导体衬底包括逻辑电路。互连结构设置在半导体衬底上并且电连接至逻辑电路，并且互连结构包括堆叠的层间介电层和嵌入在堆叠的层间介电层中的互连布线。存储器单元阵列嵌入在堆叠的层间介电层中。存储器单元阵列包括驱动晶体管和存储器器件，并且存储器器件通过互连布线电连接至驱动晶体管。
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公开(公告)号：CN114664862A
公开(公告)日：2022-06-24
申请号：CN202210204677.1
申请日：2022-03-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/1159 , H01L27/11597
Abstract: 一种三维存储器器件的制造方法包括：图案化出延伸穿过第一导电线的第一沟槽；沿着第一沟槽的侧壁及底表面沉积存储膜；在存储膜之上沉积沟道层，所述沟道层沿着第一沟槽的侧壁及底表面延伸；在沟道层之上沉积与沟道层接触的第一介电层，以填充第一沟槽；图案化出第一开口，其中图案化出第一开口包括刻蚀第一介电层；在第一开口中沉积栅极介电层；以及在栅极介电层之上及第一开口中沉积栅极电极，所述栅极电极被栅极介电层环绕。
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公开(公告)号：CN114551568A
公开(公告)日：2022-05-27
申请号：CN202210109031.5
申请日：2022-01-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/06 , H01L29/10 , H01L29/78 , H01L21/336 , H01L27/11585
Abstract: 本公开涉及一种铁电场效应晶体管(FeFET)器件。在一些实施例中，FeFET器件包括具有第一侧和与第一侧相反的第二侧的铁电层以及沿铁电层的第一侧设置的栅电极。FeFET器件还包括沿铁电层的与第一侧相反的第二侧设置的OS沟道层和设置在OS沟道层的相反侧上的一对源极/漏极区域。FeFET器件还包括沿OS沟道层设置的2D接触层。OS沟道层具有第一掺杂类型，2D接触层具有不同于第一掺杂类型的第二掺杂类型。本申请的实施例提供了集成芯片、铁电场效应晶体管(FEFET)器件及其形成方法。
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