公开(公告)号：CN114865978A

公开(公告)日：2022-08-05

申请号：CN202210444978.1

申请日：2022-04-26

Applicant: 南京埃斯顿自动化股份有限公司

Inventor： 徐璐 ,  杨露

IPC: H02P21/22 ,  G05B19/05

Abstract: 本发明涉及一种少资源FPGA多轴电流环，包括电流环运算模块、数据存取调度模块、参数存取模块和变量存取模块；电流环运算模块：用于反馈输入量调理，用于进行电流环运算；数据存取调度模块：用于选择输出电流环运算模块的反馈输入量、接收电流环运算模块输出的各轴计算结果；用于控制参数存取模块、变量存取模块的存取时机和存取动作；参数存取模块：用于存取各轴电流环运算所需参数；变量存取模块：用于存取各轴电流环运算过程中的变量；其中，参数存取模块和变量存取模块均采用FPGA内部的RAM资源来存储数据并使用两级缓冲寄存器进行存取缓存，数据存取和电流环运算并行进行。本发明在不增加控制时间的基础上进一步减少FPGA实现多轴同步电流环所需资源。

公开(公告)号：CN109947030A

公开(公告)日：2019-06-28

申请号：CN201910292890.0

申请日：2019-04-12

Applicant: 南京埃斯顿自动化股份有限公司

Inventor： 杨露 ,  徐小军 ,  钱巍

IPC: G05B19/042

Abstract: 发明公开了一种伺服内部控制周期动态跟随EtherCat总线同步周期的方法。记伺服内部控制周期时间为T，EtherCat总线同步周期时间为Tesync。若n×T大于EtherCat总线周期，则强制提前生成伺服内部控制周期信号，以保持与总线同步周期信号同步；若反之，n×T小于EtherCat总线同步周期，则即使应该生成伺服内部控制信号的时间点到了，也不产生，而是等待总线同步信号到来，一旦到来，立即产生最后一个伺服内部控制周期信号，以保持与总线同步周期信号的同步。以后每一个EtherCat总线同步周期都按照上述原则同样处理。本发明采用伺服内部控制周期信号与总线同步周期信号动态调整以消除动态误差方式，消除了因非同源时钟间的固有偏差导致的同步信号间的误差，保持了各级从站最终的同步。

公开(公告)号：CN114865978B

公开(公告)日：2025-04-18

申请号：CN202210444978.1

申请日：2022-04-26

Applicant: 南京埃斯顿自动化股份有限公司

Inventor： 徐璐 ,  杨露

IPC: H02P21/22 ,  G05B19/05

Abstract: 本发明涉及一种少资源FPGA多轴电流环，包括电流环运算模块、数据存取调度模块、参数存取模块和变量存取模块；电流环运算模块：用于反馈输入量调理，用于进行电流环运算；数据存取调度模块：用于选择输出电流环运算模块的反馈输入量、接收电流环运算模块输出的各轴计算结果；用于控制参数存取模块、变量存取模块的存取时机和存取动作；参数存取模块：用于存取各轴电流环运算所需参数；变量存取模块：用于存取各轴电流环运算过程中的变量；其中，参数存取模块和变量存取模块均采用FPGA内部的RAM资源来存储数据并使用两级缓冲寄存器进行存取缓存，数据存取和电流环运算并行进行。本发明在不增加控制时间的基础上进一步减少FPGA实现多轴同步电流环所需资源。

公开(公告)号：CN307608946S

公开(公告)日：2022-10-21

申请号：CN202230382444.1

申请日：2022-06-21

Applicant: 南京埃斯顿自动化股份有限公司

Designer： 刘冬 ,  杨露 ,  钱巍 ,  李康贵 ,  鲁峰龙 ,  高原

Abstract: 1.本外观设计产品的名称：电柜（C1）。
2.本外观设计产品的用途：用于自动化设备电控系统。
3.本外观设计产品的设计要点：在于形状。
4.最能表明设计要点的图片或照片：主视图。