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公开(公告)号：CN107085178B
公开(公告)日：2020-01-14
申请号：CN201710104221.7
申请日：2017-02-24
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Inventor： 赵元富 , 于春青 , 蔡一茂 , 范隆 , 郑宏超 , 陈茂鑫 , 岳素格 , 王亮 , 李建成 , 王煌伟 , 杜守刚 , 李哲 , 毕潇 , 姜柯 , 赵旭 , 穆里隆 , 关龙舟 , 李继华 , 简贵胄 , 初飞 , 喻贤坤 , 庄伟 , 刘亚丽 , 祝长民 , 王思聪 , 李月
IPC: G01R31/311 , G01J11/00
Abstract: 一种获取器件功能模块单粒子本征错误截面的方法，首先对器件功能模块进行划分，然后直接利用脉冲激光试验获取结构规则功能模块的本征错误截面，编制测试程序，获取每种测试程序下器件的应用错误截面以及各个功能模块的占空因子，根据各种测试程序下器件的应用错误截面公式进行方程组联立求解，得到各个结构不规则功能模块的本征错误截面。本发明方法能够获取集成电路中所有功能模块的本征错误截面，以直观反应每个功能模块的单粒子敏感性。
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Patent Agency Ranking
公开(公告)号：CN107085178A
公开(公告)日：2017-08-22
申请号：CN201710104221.7
申请日：2017-02-24
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Inventor： 赵元富 , 于春青 , 蔡一茂 , 范隆 , 郑宏超 , 陈茂鑫 , 岳素格 , 王亮 , 李建成 , 王煌伟 , 杜守刚 , 李哲 , 毕潇 , 姜柯 , 赵旭 , 穆里隆 , 关龙舟 , 李继华 , 简贵胄 , 初飞 , 喻贤坤 , 庄伟 , 刘亚丽 , 祝长民 , 王思聪 , 李月
IPC: G01R31/311 , G01J11/00
Abstract: 一种获取器件功能模块单粒子本征错误截面的方法，首先对器件功能模块进行划分，然后直接利用脉冲激光试验获取结构规则功能模块的本征错误截面，编制测试程序，获取每种测试程序下器件的应用错误截面以及各个功能模块的占空因子，根据各种测试程序下器件的应用错误截面公式进行方程组联立求解，得到各个结构不规则功能模块的本征错误截面。本发明方法能够获取集成电路中所有功能模块的本征错误截面，以直观反应每个功能模块的单粒子敏感性。
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公开(公告)号：CN104991859B
公开(公告)日：2017-08-25
申请号：CN201510350697.X
申请日：2015-06-23
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F11/36
Abstract: 基于测试指令序列的单粒子敏感器件的敏感性预估方法，充分考虑了器件不同测试程序之间的差异性，提供了一种通用的计算器件不同应用程序下单粒子敏感性的途径。本发明方法通过单粒子试验获取电路敏感单元的静态单粒子翻转截面，采用对不同资源分别进行分析得到其在执行某测试程序的总执行时间中所占比例，即占空因子的大小，进而将不同敏感单元的静态单粒子翻转截面与对应的占空因子相乘并相加，得到电路的单粒子敏感性。本发明方法解决了不同测试程序对不同资源调用时间不同而引起的单粒子敏感性差异问题，只需要对电路进行少量的单粒子试验就可以预估不同应用程序下电路的单粒子敏感性。
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公开(公告)号：CN104991859A
公开(公告)日：2015-10-21
申请号：CN201510350697.X
申请日：2015-06-23
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F11/36
Abstract: 基于测试指令序列的单粒子敏感器件的敏感性预估方法，充分考虑了器件不同测试程序之间的差异性，提供了一种通用的计算器件不同应用程序下单粒子敏感性的途径。本发明方法通过单粒子试验获取电路敏感单元的静态单粒子翻转截面，采用对不同资源分别进行分析得到其在执行某测试程序的总执行时间中所占比例，即占空因子的大小，进而将不同敏感单元的静态单粒子翻转截面与对应的占空因子相乘并相加，得到电路的单粒子敏感性。本发明方法解决了不同测试程序对不同资源调用时间不同而引起的单粒子敏感性差异问题，只需要对电路进行少量的单粒子试验就可以预估不同应用程序下电路的单粒子敏感性。
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公开(公告)号：CN102508807B
公开(公告)日：2014-11-05
申请号：CN201110350043.9
申请日：2011-11-08
Applicant: 北京时代民芯科技有限公司 , 中国航天科技集团公司第九研究院第七七二研究所
IPC: G06F13/40
Abstract: 一种基于SPARC V8处理器的总线结构，用于连接SPARC V8处理器和多个从设备；所述从设备是FPGA中的逻辑模块；所述总线结构包括一个用于连接SPARC V8处理器和多个从设备的总线桥；总线桥包括控制逻辑模块，地址译码模块，数据选择模块和数据通路。总线结构还包括多个接口模块，每个接口模块一端与总线桥相连，另一端与相应的从设备相连；每个接口模块的结构根据不同从设备的需要进行配置。本发明可以在很大程度上解决用户系统搭建上遇到的问题，提高开发速度，缩短系统的开发周期，可以满足不同用户在不同的方面的要求，极大的丰富系统的多样性。
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公开(公告)号：CN102508807A
公开(公告)日：2012-06-20
申请号：CN201110350043.9
申请日：2011-11-08
Applicant: 北京时代民芯科技有限公司 , 中国航天科技集团公司第九研究院第七七二研究所
IPC: G06F13/40
Abstract: 一种基于SPARC V8处理器的总线结构，用于连接SPARC V8处理器和多个从设备；所述从设备是FPGA中的逻辑模块；所述总线结构包括一个用于连接SPARC V8处理器和多个从设备的总线桥；总线桥包括控制逻辑模块，地址译码模块，数据选择模块和数据通路。总线结构还包括多个接口模块，每个接口模块一端与总线桥相连，另一端与相应的从设备相连；每个接口模块的结构根据不同从设备的需要进行配置。本发明可以在很大程度上解决用户系统搭建上遇到的问题，提高开发速度，缩短系统的开发周期，可以满足不同用户在不同的方面的要求，极大的丰富系统的多样性。
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