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公开(公告)号：CN116257396A
公开(公告)日：2023-06-13
申请号：CN202310176585.1
申请日：2023-02-14
Applicant: 北京控制工程研究所
IPC: G06F11/22 , G06F11/263 , G06F9/30
Abstract: 本发明提供了一种基于HDL的寄存器文件单粒子故障注入测试系统及方法。该方法在RTL级通过增加故障注入控制模块，同时对寄存器文件读写端口进行修改，在正常的读写端口之外，再增加一路写端口和一路读端口，该对读写端口用于故障注入，可以实现以不同的方式(随机或定概率)向寄存器文件的不同位置(精确到bit)注入不同类型的单粒子故障(SEU和MBU)。本方法结合VCS仿真工具，可以在容错设计前期获取容错方法的有效性，可以通过故障注入及程序运行结果统计，获取容错设计前后的故障率变化，以确定当前的容错算法是否有效，为容错方法改进提供依据。
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公开(公告)号：CN110083492B
公开(公告)日：2023-03-07
申请号：CN201910351235.8
申请日：2019-04-28
Applicant: 北京控制工程研究所
IPC: G06F11/18
Abstract: 本发明提供了一种电路关键寄存器三模冗余加固方法及装置，属于寄存器技术领域。所述方法包括：确定电路中各时序路径对应的第一时延，并将各时序路径对应的第一时延中的最大的确定为关键路径，其余为非关键路径；确定各非关键路径进行三模冗余加固后对应的第二时延；将各个非关键路径的第二时延分别与关键路径对应的第一时延进行比较，将第二时延不大于关键路径对应的第一时延的非关键路径确定为待加固路径；对待加固路径上的寄存器进行三模冗余加固。该方法实现简单有效，消除了传统三模冗余加固方法对系统性能造成的不利影响，提升了电路可靠性，并且将因加固产生的额外开销控制在不影响系统性能的合理范围内，具有很高的实际应用价值。
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公开(公告)号：CN110083492A
公开(公告)日：2019-08-02
申请号：CN201910351235.8
申请日：2019-04-28
Applicant: 北京控制工程研究所
IPC: G06F11/18
Abstract: 本发明提供了一种电路关键寄存器三模冗余加固方法及装置，属于寄存器技术领域。所述方法包括：确定电路中各时序路径对应的第一时延，并将各时序路径对应的第一时延中的最大的确定为关键路径，其余为非关键路径；确定各非关键路径进行三模冗余加固后对应的第二时延；将各个非关键路径的第二时延分别与关键路径对应的第一时延进行比较，将第二时延不大于关键路径对应的第一时延的非关键路径确定为待加固路径；对待加固路径上的寄存器进行三模冗余加固。该方法实现简单有效，消除了传统三模冗余加固方法对系统性能造成的不利影响，提升了电路可靠性，并且将因加固产生的额外开销控制在不影响系统性能的合理范围内，具有很高的实际应用价值。
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公开(公告)号：CN109558649A
公开(公告)日：2019-04-02
申请号：CN201811327576.3
申请日：2018-11-08
Applicant: 北京控制工程研究所
IPC: G06F17/50
Abstract: 一种面向宇航芯片的寄存器单粒子效应模拟仿真方法，通过构建参数化的寄存器故障仿真模型，将芯片网表中的正常寄存器仿真模型随机替换为寄存器故障仿真模型，替换的数量由空间环境设置的宇航芯片的错误翻转率和芯片中寄存器的总数决定，寄存器的错误发生时间在0到最大仿真时间中随机选择，通过仿真工具模拟仿真故障模块行为，进而验证芯片级寄存器容错策略的有效性。本发明无需分析代码，也无需单独设计测试用例，既可以对单粒子效应软错误进行仿真，也可对高能单粒子效应形成的硬错误进行仿真。本发明的方法可以支持宇航辐射加固研究，可以应用于单粒子效应故障容错设计的验证分析。
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公开(公告)号：CN119418739A
公开(公告)日：2025-02-11
申请号：CN202411462092.5
申请日：2024-10-18
Applicant: 北京控制工程研究所
IPC: G11C11/406 , G11C16/10
Abstract: 本发明提供了一种DRAM数据安全策略管理方法和装置，该方法包括：获取目标DRAM的最大刷新周期和处理器的硬件上电复位时间；根据所接收到的任务需求，确定目标DRAM的刷新方式和读写任务时间；根据刷新方式和任务需求，确定自刷新所用时间；根据最大刷新周期、自刷新所用时间、硬件上电复位时间和读写任务时间，确定处理器发生复位时的自刷新最晚完成时间。本方案提供了DRAM的可靠自刷新方法，在发生硬件复位时仍能完成DRAM的自刷新，保障了数据安全。
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Patent Agency Ranking
公开(公告)号：CN112948294A
公开(公告)日：2021-06-11
申请号：CN202110297635.2
申请日：2021-03-19
Applicant: 北京控制工程研究所
Abstract: 本发明涉及面向SOC的全域并行收发数据的双通道SpaceWire控制器及控制方法，属于芯片设计领域；采用读写分离的通道主动申请总线、自主并行收发数据，无需SOC中CPU参与；收发数据采用分时分块传输，每次猝发传输；并行传输数据通过增加CRC校验和ID号的机制保证数据传输的可靠性和一致性。本发明实现了高速总线控制器在数据链路端实现自主传输数据的要求，并可应用于SOC中含高速总线接口的设计中，具有较高的可移植性和通用性。
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公开(公告)号：CN109558649B
公开(公告)日：2023-06-09
申请号：CN201811327576.3
申请日：2018-11-08
Applicant: 北京控制工程研究所
IPC: G06F30/327 , G06F30/3308 , G06F30/25
Abstract: 一种面向宇航芯片的寄存器单粒子效应模拟仿真方法，通过构建参数化的寄存器故障仿真模型，将芯片网表中的正常寄存器仿真模型随机替换为寄存器故障仿真模型，替换的数量由空间环境设置的宇航芯片的错误翻转率和芯片中寄存器的总数决定，寄存器的错误发生时间在0到最大仿真时间中随机选择，通过仿真工具模拟仿真故障模块行为，进而验证芯片级寄存器容错策略的有效性。本发明无需分析代码，也无需单独设计测试用例，既可以对单粒子效应软错误进行仿真，也可对高能单粒子效应形成的硬错误进行仿真。本发明的方法可以支持宇航辐射加固研究，可以应用于单粒子效应故障容错设计的验证分析。
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公开(公告)号：CN115291965A
公开(公告)日：2022-11-04
申请号：CN202210761755.8
申请日：2022-06-29
Applicant: 北京控制工程研究所
IPC: G06F9/445
Abstract: 一种低成本高可靠系统软件加载启动实现方法及系统，硬件实现了片上系统在加电后自动实现系统软件的加载和启动功能，可替代传统的用于系统软件加载启动的片外PROM存储器芯片。上述硬件采用组合逻辑电路实现，当处理器访问前8kB地址时，该硬件电路可以返回相应的可执行程序代码数据。增加了MUX数据选通，由外部启动方式选择信号指定选通路径，用于选择处理器从片内启动，或者由片外PROM存储器中启动。当用户选择从片外PROM存储器中启动时，启动过程与启动结果与传统的系统软件加载启动方法一致。
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公开(公告)号：CN119449212A
公开(公告)日：2025-02-14
申请号：CN202411462055.4
申请日：2024-10-18
Applicant: 北京控制工程研究所
IPC: H04J3/06
Abstract: 本发明提供了一种基于TTE网络的拜占庭计算机系统的内外同步方法，该方法应用于引入TTE网络的拜占庭计算机系统中，包括：获取采用同步拜占庭协议的拜占庭计算机系统的包括多个第一同步周期的第一运行周期和TTE网络输入的包括多个第二同步周期的第二运行周期；针对每个第一同步周期，均执行：获取对应该第一同步周期的当前第二同步周期，确定该第一同步周期的第一初始时刻和当前第二同步周期的第二初始时刻；根据第一初始时刻和第二初始时刻对该第一同步周期进行调整，得到修正同步周期，完成同步。本方案提供的基于TTE网络的拜占庭计算机系统的内外同步实现内部同步周期与外部同步周期的同步，保证了拜占庭计算机系统的高可靠性。
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公开(公告)号：CN112948294B
公开(公告)日：2024-02-09
申请号：CN202110297635.2
申请日：2021-03-19
Applicant: 北京控制工程研究所
Abstract: 本发明涉及面向SOC的全域并行收发数据的双通道SpaceWire控制器及控制方法，属于芯片设计领域；采用读写分离的通道主动申请总线、自主并行收发数据，无需SOC中CPU参与；收发数据采用分时分块传输，每次猝发传输；并行传输数据通过增加CRC校验和ID号的机制保证数据传输的可靠性和一致性。本发明实现了高速总线控制器在数据链路端实现自主传输数据的要求，并可应用于SOC中含高速总线接口的设计中，具有较高的可移植性和通用性。(56)对比文件巴峰;陈湘陇;华广胜;经小川;杨铭.测试系统的SpaceWire节点控制器的研发.现代测量与实验室管理.2016,(第02期),全文.柳萌;安军社;史毅龙;江源源;姜文奇.SpaceWire高速总线节点控制器的设计与实现.电子技术应用.2018,(第11期),全文.
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