-
公开(公告)号：CN103151316B
公开(公告)日：2017-10-20
申请号：CN201110403768.X
申请日：2011-12-06
申请人： 北京大学深圳研究生院 , 南通富士通微电子股份有限公司
IPC分类号： H01L21/98 , H01L25/065
摘要： 本发明公开了一种基于MCP封装形式的可重构算子阵列结构的规模扩展方法，所述方法即通过将多个可重构算子阵列结构芯片的临近IO相连，未连接IO引出，经过封装，从而形成更大规模的阵列结构芯片。步骤包括：将多块可重构算子阵列结构芯片放在一块基板上，并使其固定；光刻，在所有芯片的IO处形成连接通孔，在需要连接的IO之间形成通道；蒸铝，填充IO的连接通孔以及IO之间的通道，形成第一层金属层；光刻，在需要连接出的IO处形成连接通孔；蒸铝，填充IO的连接通孔，露出电性端子；在每个电性端子处生长凸点，完成封装。本发明提供一种基于MCP封装形式的可重构算子阵列结构的规模扩展方法，使得同一种设计可适应不同规模的应用需求。
-
公开(公告)号：CN103151316A
公开(公告)日：2013-06-12
申请号：CN201110403768.X
申请日：2011-12-06
申请人： 北京大学深圳研究生院 , 南通富士通微电子股份有限公司
IPC分类号： H01L21/98 , H01L25/065
摘要： 本发明公开了一种基于MCP封装形式的可重构算子阵列结构的规模扩展方法，所述方法即通过将多个可重构算子阵列结构芯片的临近IO相连，未连接IO引出，经过封装，从而形成更大规模的阵列结构芯片。步骤包括：将多块可重构算子阵列结构芯片放在一块基板上，并使其固定；光刻，在所有芯片的IO处形成连接通孔，在需要连接的IO之间形成通道；蒸铝，填充IO的连接通孔以及IO之间的通道，形成第一层金属层；光刻，在需要连接出的IO处形成连接通孔；蒸铝，填充IO的连接通孔，露出电性端子；在每个电性端子处生长凸点，完成封装。本发明提供一种基于MCP封装形式的可重构算子阵列结构的规模扩展方法，使得同一种设计可适应不同规模的应用需求。
-
公开(公告)号：CN103107103A
公开(公告)日：2013-05-15
申请号：CN201110357644.2
申请日：2011-11-11
申请人： 北京大学深圳研究生院 , 南通富士通微电子股份有限公司
IPC分类号： H01L21/60 , H01L21/768 , H01L21/50
CPC分类号： H01L2224/11
摘要： 本发明公开了一种基于WLP封装形式的可重构算子阵列结构的规模扩展方法，所述方法即通过在晶圆级将多个可重构算子阵列结构芯片的临近IO相连，未连接IO引出，经过切割和封装，从而形成多种规模的阵列结构芯片。步骤包括：光刻，在晶圆上所有芯片的IO处形成连接通孔，在需要连接的IO之间形成通道；蒸铝，填充IO的连接通孔以及IO之间的通道，形成第一层金属层；光刻，在需要连接出的IO处形成连接通孔；蒸铝，填充IO的连接通孔，露出电性端子；在每个电性端子处生长凸点；切割，得到不同规模的可重构算子阵列结构芯片；单个独立芯片的外围覆盖一层封装材料，提供保护。本发明提供一种基于WLP封装形式的可重构算子阵列结构的规模扩展方法，使得同一种设计可适应不同规模的应用需求。
-
公开(公告)号：CN102163248B
公开(公告)日：2012-12-05
申请号：CN201110084177.0
申请日：2011-04-02
申请人： 北京大学深圳研究生院
IPC分类号： G06F17/50
摘要： 本发明公开了一种集成电路的高级综合方法，通过综合生成第一中间语言，再由第一中间语言生成相应的可重构算子可执行文件或者硬件描述文件，从而输出具有多目标的特性，即既可以通过生成可重构算子阵列可执行文件把高级语言输入文件所描述的系统下载到可重构算子阵列上实施，又可以通过生成硬件描述文件把输入文件所描述的系统下载到FPGA或ASIC上实施。
-
公开(公告)号：CN102339269A
公开(公告)日：2012-02-01
申请号：CN201110268281.5
申请日：2011-09-09
申请人： 北京大学深圳研究生院
IPC分类号： G06F15/78
摘要： 本发明公开了一种适用于WLP封装形式的可重构算子阵列结构，所述阵列结构包括用于实现逻辑功能的逻辑单元、用于实现连接功能的连接单元和用于实现与外部通信的输入输出单元IO，所述逻辑单元包括多个可重构算子。所述IO以列为单位，间隔分布；在每列IO之间分布着一种或多种可重构算子，可重构算子也以列的方式排列。所述阵列结构将IO以二维的方式分布，使得可引出的IO管脚数目大大增多，并且非常适宜采用WLP的封装形式。更进一步，该布局方式减小了可重构算子与IO之间的连接距离，节省内部互联资源消耗。
-
公开(公告)号：CN102339269B
公开(公告)日：2017-10-27
申请号：CN201110268281.5
申请日：2011-09-09
申请人： 北京大学深圳研究生院
IPC分类号： G06F15/78
摘要： 本发明公开了一种适用于WLP封装形式的可重构算子阵列结构，所述阵列结构包括用于实现逻辑功能的逻辑单元、用于实现连接功能的连接单元和用于实现与外部通信的输入输出单元IO，所述逻辑单元包括多个可重构算子。所述IO以列为单位，间隔分布；在每列IO之间分布着一种或多种可重构算子，可重构算子也以列的方式排列。所述阵列结构将IO以二维的方式分布，使得可引出的IO管脚数目大大增多，并且非常适宜采用WLP的封装形式。更进一步，该布局方式减小了可重构算子与IO之间的连接距离，节省内部互联资源消耗。
-
公开(公告)号：CN102129495B
公开(公告)日：2012-10-24
申请号：CN201110053883.9
申请日：2011-03-07
申请人： 北京大学深圳研究生院
IPC分类号： G06F17/50
摘要： 本发明公开了一种降低可重构算子阵列结构功耗的方法。其中，该可重构算子阵列结构包括至少一个可重构算子，所述可重构算子按列分布式排列，则本发明的方法包括：生成可重构算子阵列结构的可执行文件；根据配置信息对可重构算子阵列结构进行低功耗配置；对进行低功耗配置后的阵列结构进行功耗分析，如果所述阵列结构的功耗满足设计要求，则将所述可执行文件加载至所述阵列结构并进行调试，如果功耗不满足设计需求，则对所述阵列结构进行功耗优化处理。本发明的方法通过对阵列结构进行低功耗配置，从而降低该阵列结构的功耗，如果该阵列结构仍不满足设计要求，则再通过对该阵列结构进行功耗优化，来降低该阵列的系统级功耗。
-
公开(公告)号：CN102184274A
公开(公告)日：2011-09-14
申请号：CN201110053618.0
申请日：2011-03-07
申请人： 北京大学深圳研究生院
IPC分类号： G06F17/50
摘要： 本发明一种可重构算子，包括功耗控制模块，功耗控制模块用于对可重构算子的功耗进行控制；功耗控制模块可以根据可重构算子的功能单元不实现任何具体功能时，对可重构算子的供电情况进行控制，或者在可重构算子实现某种具体的功能时，根据可重构算子处理数据的连续性，对输出数据进行控制，以达到降低功耗的目的。本发明还公开了一种包括所述可重构算子的集成电路。本发明还根据可重构算子进行功耗控制的原理提炼出一种用于降低可重构算子功耗的方法。
-
公开(公告)号：CN102163248A
公开(公告)日：2011-08-24
申请号：CN201110084177.0
申请日：2011-04-02
申请人： 北京大学深圳研究生院
IPC分类号： G06F17/50
摘要： 本发明公开了一种集成电路的高级综合方法，通过综合生成第一中间语言，再由第一中间语言生成相应的可重构算子可执行文件或者硬件描述文件，从而输出具有多目标的特性，即既可以通过生成可重构算子阵列可执行文件把高级语言输入文件所描述的系统下载到可重构算子阵列上实施，又可以通过生成硬件描述文件把输入文件所描述的系统下载到FPGA或ASIC上实施。
-
公开(公告)号：CN102163247A
公开(公告)日：2011-08-24
申请号：CN201110083948.4
申请日：2011-04-02
申请人： 北京大学深圳研究生院
IPC分类号： G06F17/50
摘要： 本发明公开了一种可重构算子的阵列结构，包括用于实现逻辑功能的逻辑单元、用于实现连接功能的连接单元和用于实现与外部通信的输入输出单元，所述逻辑单元包括多个可重构算子；所述连接单元包括互连资源和具有开关特性的配置节点，所述可重构算子之间通过互连资源实现连接，且每个可重构算子与互连资源之间的连接路径上设置所述的配置节点。通过对所述阵列结构编程的方式固定每个可重构算子的功能和所有可重构算子之间的连接关系，使所述阵列结构实现特定的功能，具有良好的编程性和扩展性。
-
-
-
-
-
-
-
-
-
搜索结果
15 条记录 (耗时 0.057 秒)
