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公开(公告)号：CN107978635B
公开(公告)日：2020-04-07
申请号：CN201610919782.8
申请日：2016-10-21
IPC分类号： H01L29/78 , H01L29/06 , H01L21/336
摘要： 本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。该方法包括：第一导电类型的半导体衬底；第一阱区，形成在半导体衬底中具有第二导电类型；体区形成在半导体衬底中，与第一阱区间隔设置具有第一导电类型；栅极结构形成在半导体衬底上，覆盖半导体衬底中的沟道区，并位于第一阱区的外侧且部分覆盖体区；源极和漏极，形成在栅极结构两侧的半导体衬底中，其中，漏极位于第一阱区内；金属硅化物阻挡层，形成在栅极结构与漏极之间的半导体衬底的表面上；极板层，形成在金属硅化物阻挡层的表面上。本发明的半导体器件，提高了击穿电压，降低了导通电阻，进而提高了半导体器件的整体性能。
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公开(公告)号：CN109001610A
公开(公告)日：2018-12-14
申请号：CN201710417816.8
申请日：2017-06-06
IPC分类号： G01R31/28
CPC分类号： G01R31/002 , G06T7/001 , G06T2207/30148 , H01L22/12 , H01L22/14 , H01L27/0248 , G01R31/2853
摘要： 一种ESD通路探测方法及系统，所述方法包括：当待测试芯片泄放ESD电流时，对所述待测试芯片因泄放ESD电流产生的光子进行探测；基于探测得到的光子的位置信息，获得ESD通路影像；基于所述ESD通路影像，确定所述待测试芯片中对应的ESD通路是否正常。上述的方案，可以对待测试芯片中ESD通路进行定位，满足对待测试芯片ESD通路失效原因的分析需求。
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公开(公告)号：CN109001610B
公开(公告)日：2020-11-27
申请号：CN201710417816.8
申请日：2017-06-06
IPC分类号： G01R31/28
摘要： 一种ESD通路探测方法及系统，所述方法包括：当待测试芯片泄放ESD电流时，对所述待测试芯片因泄放ESD电流产生的光子进行探测；基于探测得到的光子的位置信息，获得ESD通路影像；基于所述ESD通路影像，确定所述待测试芯片中对应的ESD通路是否正常。上述的方案，可以对待测试芯片中ESD通路进行定位，满足对待测试芯片ESD通路失效原因的分析需求。
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公开(公告)号：CN109994546B
公开(公告)日：2022-05-27
申请号：CN201711472866.2
申请日：2017-12-29
IPC分类号： H01L29/78
摘要： 本发明提供一种横向双扩散金属氧化物半导体器件、电子装置，半导体器件包括：衬底；以及源极区和漏极区，所述源极区和所述漏极区位于衬底中，其中，所述源极区和所述漏极区上的所述衬底的表面上分别形成有源极和漏极，所述源极和漏极之间形成有肖特基二极管。关闭状态的漂移延伸部由体区耗尽，该器件和传统的LDMOS一样工作。当器件开关时，肖特基二极管开关更快并且开启更早以改善高频性能。
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公开(公告)号：CN104347420B
公开(公告)日：2018-06-01
申请号：CN201310341827.4
申请日：2013-08-07
IPC分类号： H01L21/336 , H01L29/78 , H01L29/06
CPC分类号： H01L29/7816 , H01L29/0653 , H01L29/66659 , H01L29/66681 , H01L29/7835
摘要： 一种LDMOS器件及其形成方法，其中所述LDMOS器件，包括：P型衬底，所述P型衬底中具有N型掩埋隔离区；位于P型衬底上的P型外延层，所述P型外延层包括第一区域和第二区域，第一区域位于N型掩埋隔离区上方，第二区域环绕所述第一区域；位于P型外延层的第二区域中的环形沟槽，环形沟槽环绕P型外延层的第一区域，且所述环形沟槽底部暴露出N型掩埋隔离区表面；位于环形沟槽的两侧侧壁表面的隔离层；位于隔离层之间的环形沟槽内的环形导电插塞，环形导电插塞的底部与N型掩埋隔离区相接触；位于P型外延层的第一区域中的LDMOS晶体管。本发明的LDMOS器件隔离效果好，器件尺寸较小。
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公开(公告)号：CN104347473A
公开(公告)日：2015-02-11
申请号：CN201310337314.6
申请日：2013-08-05
IPC分类号： H01L21/762 , H01L27/04
CPC分类号： H01L21/76235 , H01L21/76224
摘要： 一种浅沟槽隔离结构及其形成方法，所述浅沟槽隔离结构的形成方法包括：提供半导体衬底；在所述半导体衬底表面形成具有开口的掩膜层；沿所述开口刻蚀部分半导体衬底，在所述半导体衬底内形成凹槽；对所述开口两侧的掩膜层进行横向刻蚀，暴露出部分半导体衬底的表面；在所述凹槽内壁表面和部分暴露的半导体衬底表面形成衬垫氧化层，使所述凹槽顶部与半导体衬底表面连接的顶角呈圆弧状。在所述衬垫氧化层表面形成填充满所述凹槽的隔离层。所述方法能够提高形成的浅沟槽隔离结构的隔离效果。
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公开(公告)号：CN111354792A
公开(公告)日：2020-06-30
申请号：CN201811567232.X
申请日：2018-12-20
IPC分类号： H01L29/78 , H01L29/06 , H01L21/336
摘要： 本发明提供一种LDMOS器件及其形成方法、半导体器件的形成方法，LDMOS器件包括：位于漂移区内的漏区；位于体区内的源区，基底暴露出所述源区表面，且所述源区紧挨栅极结构，所述源区的掺杂类型与漏区的掺杂类型相同；位于所述体区内且紧挨所述源区的体接触区，所述基底暴露出所述体接触区表面，且所述体接触区的掺杂类型与所述体区的掺杂类型相同；位于所述体区内且位于所述体接触区下方的击穿调节掺杂区，所述击穿调节掺杂区的掺杂类型与所述体区的掺杂类型相同，所述击穿调节掺杂区适于提高所述体区与漂移区之间的抗穿通能力。本发明在体接触区与体区之间设置有击穿调节掺杂区，提高体区与漂移区之间的抗穿通能力。
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公开(公告)号：CN107978635A
公开(公告)日：2018-05-01
申请号：CN201610919782.8
申请日：2016-10-21
IPC分类号： H01L29/78 , H01L29/06 , H01L21/336
摘要： 本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。该方法包括：第一导电类型的半导体衬底；第一阱区，形成在半导体衬底中具有第二导电类型；体区形成在半导体衬底中，与第一阱区间隔设置具有第一导电类型；栅极结构形成在半导体衬底上，覆盖半导体衬底中的沟道区，并位于第一阱区的外侧且部分覆盖体区；源极和漏极，形成在栅极结构两侧的半导体衬底中，其中，漏极位于第一阱区内；金属硅化物阻挡层，形成在栅极结构与漏极之间的半导体衬底的表面上；极板层，形成在金属硅化物阻挡层的表面上。本发明的半导体器件，提高了击穿电压，降低了导通电阻，进而提高了半导体器件的整体性能。
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公开(公告)号：CN111354792B
公开(公告)日：2023-09-12
申请号：CN201811567232.X
申请日：2018-12-20
IPC分类号： H01L29/78 , H01L29/06 , H01L21/336
摘要： 本发明提供一种LDMOS器件及其形成方法、半导体器件的形成方法，LDMOS器件包括：位于漂移区内的漏区；位于体区内的源区，基底暴露出所述源区表面，且所述源区紧挨栅极结构，所述源区的掺杂类型与漏区的掺杂类型相同；位于所述体区内且紧挨所述源区的体接触区，所述基底暴露出所述体接触区表面，且所述体接触区的掺杂类型与所述体区的掺杂类型相同；位于所述体区内且位于所述体接触区下方的击穿调节掺杂区，所述击穿调节掺杂区的掺杂类型与所述体区的掺杂类型相同，所述击穿调节掺杂区适于提高所述体区与漂移区之间的抗穿通能力。本发明在体接触区与体区之间设置有击穿调节掺杂区，提高体区与漂移区之间的抗穿通能力。
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公开(公告)号：CN109994546A
公开(公告)日：2019-07-09
申请号：CN201711472866.2
申请日：2017-12-29
IPC分类号： H01L29/78
摘要： 本发明提供一种横向双扩散金属氧化物半导体器件、电子装置，半导体器件包括：衬底；以及源极区和漏极区，所述源极区和所述漏极区位于衬底中，其中，所述源极区和所述漏极区上的所述衬底的表面上分别形成有源极和漏极，所述源极和漏极之间形成有肖特基二极管。关闭状态的漂移延伸部由体区耗尽，该器件和传统的LDMOS一样工作。当器件开关时，肖特基二极管开关更快并且开启更早以改善高频性能。
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