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公开(公告)号：CN112491395B
公开(公告)日：2024-08-20
申请号：CN201910860094.2
申请日：2019-09-11
IPC分类号： H03K3/012 , H03K19/20 , G06F7/501 , H01L29/786
摘要： 一种单元电路，包括第一晶体管、第二晶体管、输入端以及输出端，其中：所述单元电路的输入端与所述单元电路的输出端之间形成传输路径；在所述传输路径上设置有至少一个所述第一晶体管，且在所述传输路径上最接近所述单元电路的输出端的晶体管位置上设置的晶体管为所述第一晶体管；所述第二晶体管，设置于除去已设置所述第一晶体管之外的其他晶体管位置上；所述第一晶体管的沟道的长度小于所述第二晶体管的沟道的长度。采用上述方案，在单元电路中混合使用长沟道晶体管和短沟道晶体管，进而在单元电路自身的电路传输速率、功耗与漏电之间进行平衡。
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公开(公告)号：CN112491395A
公开(公告)日：2021-03-12
申请号：CN201910860094.2
申请日：2019-09-11
IPC分类号： H03K3/012 , H03K19/20 , G06F7/501 , H01L29/786
摘要： 一种单元电路，包括第一晶体管、第二晶体管、输入端以及输出端，其中：所述单元电路的输入端与所述单元电路的输出端之间形成传输路径；在所述传输路径上设置有至少一个所述第一晶体管，且在所述传输路径上最接近所述单元电路的输出端的晶体管位置上设置的晶体管为所述第一晶体管；所述第二晶体管，设置于除去已设置所述第一晶体管之外的其他晶体管位置上；所述第一晶体管的沟道的长度小于所述第二晶体管的沟道的长度。采用上述方案，在单元电路中混合使用长沟道晶体管和短沟道晶体管，进而在单元电路自身的电路传输速率、功耗与漏电之间进行平衡。
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公开(公告)号：CN107403797A
公开(公告)日：2017-11-28
申请号：CN201610342927.2
申请日：2016-05-20
IPC分类号： H01L27/02
摘要： 本发明提供一种高压ESD保护器件、电路及装置，所述高压ESD保护器件，包括沿横向设置有高压N阱的P型衬底，在所述高压N阱中沿横向依次设有第一P+注入区、第二P+注入区、第二N+注入区、第一N+注入区、第三P+注入区，所述第一P+注入区和第二P+注入区之间的高压N阱上方覆盖有多晶硅栅极，在所述P型衬底上未设所述高压N阱的区域中沿横向依次设有第三N+注入区和第四P+注入区；其中，所述多晶硅栅极、第二N+注入区和第三P+注入区均接入第一接口端，所述第一P+注入区、第三N+注入区和第四P+注入区均接入第二接口端，所述第二P+注入区和第一N+注入区短接。即本发明的技术方案在常规可控硅结构中嵌入PMOS晶体管，通过PMOS晶体管来触发可控硅结构。
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公开(公告)号：CN107403796A
公开(公告)日：2017-11-28
申请号：CN201610341917.7
申请日：2016-05-20
IPC分类号： H01L27/02
摘要： 本发明提供一种高压ESD保护电路,包括设置在高压电源线和地线之间并依次耦接的偏置电路、ESD触发电路以及ESD泄放电路，且所述偏置电路上设置有多个分压节点；所述ESD触发电路主要由至少一个电阻和多个电容连接的RC延时网络构成，每个电容相应地耦接至所述偏置电路的分压节点；所述ESD泄放电路主要由栅极耦接至所述RC延时网络的LDMOS管构成。该高压ESD保护电路，结构简单，能够兼容BCD工艺，且可靠性高。
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公开(公告)号：CN106874231B
公开(公告)日：2021-04-23
申请号：CN201510926845.8
申请日：2015-12-14
IPC分类号： G06F13/40
摘要： 本发明提供了一种总线保持器及电子装置，该总线保持器包括：第一上拉电路，所述上拉电路包括串联连接的第一开关和第二开关；第一下拉电路，所述下拉电路包括串联连接的第三开关和第四开关；以及与所述第三开关串联连接的第五开关以及与所述第四开关串联连接的第六开关，其中，所述第五开关的源极与所述第一开关的源极相连接，并且所述第六开关的源极与所述第四开关的源极相连接。该总线保持器使用了更少的MOSFET获得了更多的功能，可以进行总线保持验证，利用上拉和下拉控制管脚来切换总线保持器，并且可以应用于I/O电路并可以大规模生产。
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公开(公告)号：CN107403796B
公开(公告)日：2020-02-07
申请号：CN201610341917.7
申请日：2016-05-20
IPC分类号： H01L27/02
摘要： 本发明提供一种高压ESD保护电路,包括设置在高压电源线和地线之间并依次耦接的偏置电路、ESD触发电路以及ESD泄放电路，且所述偏置电路上设置有多个分压节点；所述ESD触发电路主要由至少一个电阻和多个电容连接的RC延时网络构成，每个电容相应地耦接至所述偏置电路的分压节点；所述ESD泄放电路主要由栅极耦接至所述RC延时网络的LDMOS管构成。该高压ESD保护电路，结构简单，能够兼容BCD工艺，且可靠性高。
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公开(公告)号：CN107046022B
公开(公告)日：2019-12-03
申请号：CN201610083829.1
申请日：2016-02-05
IPC分类号： H01L23/60
摘要： 一种静电放电保护器件和集成电路，所述静电放电保护器件包括：衬底；位于衬底内的可控硅结构，所述可控硅结构包括：用于实现静电输入的阳极，以及用于实现静电输出的阴极以及控制极；第一触发MOS管用于在静电输入时先于所述可控硅结构实现第一端和第二端之间的导通。本发明通过设置第一触发MOS管用于在静电输入时先于所述可控硅结构实现第一端和第二端之间的导通。所述第一触发MOS管在所述可控硅结构之前实现导通，一部分静电通过所述第一触发MOS管释放，而且随着静电的释放所述静电释放电流流经所述可控硅结构，能够对所述可控硅结构进行充电，从而使所述可控硅结构触发，从而降低了所述静电保护器件的触发电压。
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公开(公告)号：CN107046022A
公开(公告)日：2017-08-15
申请号：CN201610083829.1
申请日：2016-02-05
IPC分类号： H01L23/60
摘要： 一种静电放电保护器件和集成电路，所述静电放电保护器件包括：衬底；位于衬底内的可控硅结构，所述可控硅结构包括：用于实现静电输入的阳极，以及用于实现静电输出的阴极以及控制极；第一触发MOS管用于在静电输入时先于所述可控硅结构实现第一端和第二端之间的导通。本发明通过设置第一触发MOS管用于在静电输入时先于所述可控硅结构实现第一端和第二端之间的导通。所述第一触发MOS管在所述可控硅结构之前实现导通，一部分静电通过所述第一触发MOS管释放，而且随着静电的释放所述静电释放电流流经所述可控硅结构，能够对所述可控硅结构进行充电，从而使所述可控硅结构触发，从而降低了所述静电保护器件的触发电压。
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公开(公告)号：CN112636736A
公开(公告)日：2021-04-09
申请号：CN201910955723.X
申请日：2019-10-09
IPC分类号： H03K19/003 , H03K19/094
摘要： 一种逻辑电路，所述逻辑电路包括：第一电路，及与所述第一电路连接的第二电路；所述第一电路与所述第二电路连接的一端，为所述逻辑电路的输出端；其中，所述第一电路包括：第一逻辑支路，及与所述第一逻辑支路并联的第二逻辑支路；所述第一逻辑支路及第二逻辑支路共由N个第一MOS管构成，所述N个第一MOS管中，N/2个第一MOS管与所述第一输入信号输出端连接，N/2个第一MOS管与所述第二输入信号输出端连接；N为偶数且N≥6；所述第一逻辑支路与第二逻辑支路相连接的一端，与所述第二电路连接。应用上述方案，可以改善在逻辑电路输出端所在的金属连线内引发电流积聚效应，也就可以改善因电流积聚效应而导致的电流迁移过大的问题。
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公开(公告)号：CN107403797B
公开(公告)日：2020-04-07
申请号：CN201610342927.2
申请日：2016-05-20
IPC分类号： H01L27/02
摘要： 本发明提供一种高压ESD保护器件、电路及装置，所述高压ESD保护器件，包括沿横向设置有高压N阱的P型衬底，在所述高压N阱中沿横向依次设有第一P+注入区、第二P+注入区、第二N+注入区、第一N+注入区、第三P+注入区，所述第一P+注入区和第二P+注入区之间的高压N阱上方覆盖有多晶硅栅极，在所述P型衬底上未设所述高压N阱的区域中沿横向依次设有第三N+注入区和第四P+注入区；其中，所述多晶硅栅极、第二N+注入区和第三P+注入区均接入第一接口端，所述第一P+注入区、第三N+注入区和第四P+注入区均接入第二接口端，所述第二P+注入区和第一N+注入区短接。即本发明的技术方案在常规可控硅结构中嵌入PMOS晶体管，通过PMOS晶体管来触发可控硅结构。
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