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公开(公告)号：CN112490180B
公开(公告)日：2024-07-16
申请号：CN201910866417.9
申请日：2019-09-12
IPC分类号： H01L21/768 , H01L23/532
摘要： 一种半导体结构及其形成方法，包括：提供衬底，所述衬底内具有半导体材料结构；在衬底表面形成介质层，所述介质层内具有暴露出半导体材料结构顶部表面的第一开口；在第一开口侧壁表面形成绝缘层，绝缘层内掺杂有改性离子；在半导体材料结构表面、以及介质层顶部表面形成初始接触层；在初始接触层表面形成保护层；在保护层顶部表面以及绝缘层的侧壁表面形成填充第一开口的导电插塞；进行退火处理，使绝缘层、改性离子以及导电插塞反应，在导电插塞的侧壁表面形成阻挡层。在本发明的技术方案中，形成阻挡层的厚度降低，减小了占据导电插塞与保护层形成的空间，有效增大了导电插塞、保护层与接触层之间的接触面积，进而减小了接触电阻。
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公开(公告)号：CN117581368A
公开(公告)日：2024-02-20
申请号：CN202180099968.2
申请日：2021-07-20
IPC分类号： H01L27/092
摘要： 一种半导体结构及其形成方法，形成方法包括：提供基底，基底上形成有栅极结构，栅极结构两侧的基底内形成有源漏掺杂区，源漏掺杂区上形成有位于相邻栅极结构之间的底部介质层；在栅极结构的顶面上形成与栅极结构相接触衬垫金属层，衬垫金属层的材料为纯金属；在底部介质层上形成顶部介质层，顶部介质层覆盖衬垫金属层；采用第一选择性沉积工艺，形成贯穿顶部介质层且与衬垫金属层相接触的栅极插塞。衬垫金属层能够为采用第一选择性沉积工艺形成栅极插塞提供良好的形成界面和沉积衬底，有利于栅极插塞的材料在衬垫金属层上的沉积生长，进而降低采用第一选择性沉积工艺形成栅极插塞的难度、提高栅极插塞的形成质量。
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公开(公告)号：CN115775770A
公开(公告)日：2023-03-10
申请号：CN202111045706.6
申请日：2021-09-07
IPC分类号： H01L21/8238 , H01L27/092
摘要： 一种半导体结构的形成方法，方法包括：提供基底，基底上形成有栅极结构，栅极结构两侧的基底中形成有源漏掺杂层，栅极结构侧部的基底上形成有凸立的层间介质层，栅极结构两侧的层间介质层中形成有开口；在层间介质层的顶部、开口的侧壁、以及源漏掺杂层的顶部沉积待反应材料层；对待反应材料层进行掺杂处理，位于层间介质层和源漏掺杂层顶部的待反应材料层中的掺杂浓度大于位于开口侧壁的待反应材料层中的掺杂浓度；去除开口侧壁的待反应材料层，位于源漏掺杂层顶部的待反应材料层作为待反应层；对待反应层进行硅化物处理，将待反应层转化为金属硅化物层；在开口中形成源漏互连层。本发明降低了形成的源漏互连层与源漏掺杂层之间的接触电阻。
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公开(公告)号：CN115513174A
公开(公告)日：2022-12-23
申请号：CN202110699501.3
申请日：2021-06-23
IPC分类号： H01L23/538 , H01L21/768
摘要： 一种半导体结构及其形成方法，其中方法包括：提供基底，基底包括第一导电结构和器件结构，所述基底还包括第一介质层、第二介质层、刻蚀停止层，第二介质层内具有电阻层；在第二介质层内形成第一开口和第二开口，第一开口底部暴露出第一导电结构上的刻蚀停止层，第二开口底部暴露出电阻层；采用选择性成膜工艺，在暴露的电阻层表面形成中间导电膜；在形成中间导电膜后，对暴露的刻蚀停止层进行刻蚀，直至暴露出第一导电结构表面；对暴露的刻蚀停止层进行刻蚀后，在第一开口内形成第二导电结构；在对暴露的刻蚀停止层进行刻蚀后，在第二开口内形成第三导电结构。从而，能够在降低半导体结构制造工艺难度的同时，使半导体结构的性能和可靠性较好。
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公开(公告)号：CN114203814A
公开(公告)日：2022-03-18
申请号：CN202010912159.6
申请日：2020-09-02
IPC分类号： H01L29/78 , H01L29/423 , H01L21/336
摘要： 一种半导体结构及其形成方法，其中结构包括：基底，所述基底上具有介质层，且所述介质层内具有暴露出基底表面的开口；位于所述开口内的导电层；位于所述导电层顶部表面的覆盖层，由于所述覆盖层覆盖于所述导电层表面，能够减少导电层内的原子或者离子向上扩散，进入到所述介质层内或者后续位于开口内的其他结构，有利于提高形成的半导体结构的电学性能。
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公开(公告)号：CN112687611A
公开(公告)日：2021-04-20
申请号：CN201910999275.3
申请日：2019-10-18
IPC分类号： H01L21/768 , H01L23/538
摘要： 本申请公开了一种互连结构及其形成方法，所述形成方法包括：提供衬底，衬底中形成有金属层；在衬底上形成介质层，介质层中具有开口，开口暴露金属层；在开口的侧壁形成非晶硅层，且非晶硅层暴露出金属层表面；以金属层为生长基质，在开口内形成导电连接层；以及形成导电连接层之后，进行退火处理，使非晶硅层与导电连接层的侧壁表面的材料反应以形成硅化物粘附层。本申请还公开了一种互连结构。本申请所公开的互连结构及其形成方法提高了互连结构的性能。
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公开(公告)号：CN106158612B
公开(公告)日：2019-05-28
申请号：CN201510176691.5
申请日：2015-04-14
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L21/28 , H01L21/336
摘要： 一种半导体结构的形成方法，包括：提供半导体衬底，半导体衬底上形成有伪栅结构；形成覆盖半导体衬底和伪栅结构侧壁的介质层，介质层的表面与伪栅顶部表面齐平；去除所述伪栅结构，形成凹槽；在所述凹槽的侧壁和底部以及介质层的表面形成高K栅介质层；在所述高K栅介质层上形成第一铝金属层，所述第一铝金属层填充满凹槽；在第一铝金属层上形成牺牲层，所述牺牲层包括位于第一铝金属层上的第一粘附层、位于第一粘附层上的扩散阻挡层，以及位于扩散阻挡层上的第二粘附层；在所述牺牲层上形成第二铝金属层；采用化学机械研磨工艺去除介质层表面的第二铝金属层、牺牲层和第一铝金属层，在凹槽中形成金属栅电极。本发明的方法防止凹陷缺陷的产生。
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公开(公告)号：CN101901841B
公开(公告)日：2013-03-13
申请号：CN200910052270.6
申请日：2009-05-31
申请人： 中芯国际集成电路制造(上海)有限公司
摘要： 本发明提供了一MIM电容器及其制造方法，其中，所述电容器包括衬底；第一金属层，其形成于所述衬底之上；介电层，其覆盖所述第一金属层的表面；第二金属层，其形成于所述介电层的表面，其中，所述第一金属层是由多个金属颗粒连续排列而成。所述电容器的制造方法包括：提供一衬底；形成一第一金属层于所述衬底之上，使得所述第一金属层具有多个金属颗粒连续排列而成的结构；形成一介电层于所述第一金属层之上；形成一第二金属层于所述介电层之上。采用本发明提供的电容器及其制造方法，能够有效地提高MIM电容器的电容密度，并且工艺简单便捷，功耗较小。
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公开(公告)号：CN102376579A
公开(公告)日：2012-03-14
申请号：CN201010263330.1
申请日：2010-08-24
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L21/336
摘要： 本发明提供一种NMOS晶体管的制作方法，包括：提供半导体衬底；在半导体衬底上形成栅极结构，并在栅极结构两侧的半导体衬底中形成源极和漏极；形成覆盖栅极结构表面以及半导体衬底表面的拉应力层；去除覆盖在栅极结构顶部的拉应力层；在剩余的拉应力层表面以及栅极顶部形成压应力层，压应力层的硬度比拉应力层的硬度大；进行热退火处理；依次去除压应力层和剩余的拉应力层。本发明通过在拉应力层上再覆盖压应力层，由于覆盖在栅极上的拉应力层已经去除，故该压应力层直接作用于栅极，对栅极产生向下的压力，该向下的压力转化成沿着沟道长度方向产生的单轴拉伸应变增大，进一步增加电子迁移率，从而使NMOS晶体管具有更高的运转速度。
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公开(公告)号：CN117316873A
公开(公告)日：2023-12-29
申请号：CN202210698096.8
申请日：2022-06-20
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L21/8234 , H01L27/088
摘要： 一种半导体结构及其形成方法，半导体结构包括：基底，包括衬底以及凸立于所述衬底的鳍部；栅极结构，位于所述衬底上且横跨所述鳍部，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁；层间介质层，位于所述栅极结构侧部的衬底上，所述层间介质层覆盖所述栅极结构的侧壁；隔断结构，位于相邻的所述栅极结构的端部之间，所述隔断结构用于在所述栅极结构的延伸方向上将所述栅极结构进行分割；停止层，位于所述栅极结构、隔断结构和层间介质层上。本发明实施例有利于半导体器件的性能。
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