公开(公告)号：CN100576492C

公开(公告)日：2009-12-30

申请号：CN200710126588.5

申请日：2007-06-22

申请人： 中芯国际集成电路制造(上海)有限公司

发明人： 蒋莉 ,  邹陆军 ,  李绍彬 ,  吴佳特

IPC分类号： H01L21/762

摘要： 一种形成器件隔离区的方法，首先在硅衬底上依次形成垫氧化层和第一氮化硅层，所述硅衬底表面区域分别对应周边电路区和存储单元区；蚀刻垫氧化层、第一氮化硅层及硅衬底，形成沟槽，其中周边电路区的沟槽比存储单元区的沟槽宽；在第一氮化硅层上形成绝缘氧化层，并将绝缘氧化层填充满沟槽；在整个绝缘氧化层上形成第二氮化硅层；研磨整个绝缘氧化层上的第二氮化硅层及绝缘氧化层至第一氮化硅层，所述研磨第二氮化硅层的速率小于研磨绝缘氧化层的速率；去除第一氮化硅层和垫氧化硅层，形成浅沟槽隔离结构。由于对氮化硅的研磨速度比对氧化硅的研磨速度慢，因此在研磨结束后，浅沟槽内氧化硅凹陷情况得以改善。

公开(公告)号：CN101465365A

公开(公告)日：2009-06-24

申请号：CN200710172419.5

申请日：2007-12-17

申请人： 中芯国际集成电路制造(上海)有限公司

发明人： 鲍震雷 ,  季明华 ,  吴佳特 ,  蔡建祥

IPC分类号： H01L27/24 ,  H01L23/522 ,  H01L21/82 ,  H01L21/768

摘要： 本发明提供了一种RRAM及其制造方法，该RRAM包括上下电极和夹设在两者间的双阻金属氧化层。现有技术中RRAM制程并未穿插在半导体器件的制程中，从而使其制造过程复杂且效率低下，另外在RRAM制程中双阻金属氧化层或下电极会暴露在灰化工艺的氧等离子体中，从而造成双阻金属氧化层成分或厚度难以控制进而造成RRAM质量的退化。本发明的RRAM的下电极为金属插塞或设置在下层金属层中的金属导线，上电极与第一或上层金属层中的上电极引出导线相连，本发明的RRAM制造方法将RRAM制程穿插在半导体器件的制程中，并使用了硬掩模层从而避免将双阻金属氧化层或下电极暴露在灰化工艺的氧等离子体中。本发明可提高RRAM的质量和制造效率，并简化制造过程且降低制造成本。

公开(公告)号：CN1591835A

公开(公告)日：2005-03-09

申请号：CN03150638.0

申请日：2003-08-29

申请人： 中芯国际集成电路制造(上海)有限公司

发明人： 詹奕鹏 ,  吴佳特

IPC分类号： H01L21/8247

摘要： 本发明提供了一种电可擦除可编程只读存储器(EEPROM)单元的制造方法，包括：提供硅衬底；在所述硅衬底上形成栅极氧化物层；在所述栅极氧化物层上涂覆光刻胶并对其进行图案化，以在光刻胶中形成一开口，暴露出下面的栅极氧化物；以该图案化的光刻胶作为掩模，通过所述开口进行离子注入；进行湿法腐蚀，腐蚀掉所述开口下方的栅极氧化物，从而形成隧道氧化物窗口；去除光刻胶；以及在所述窗口位置处形成隧道氧化物薄层。利用本发明所公开的技术方案，可以在EEPROM的制造过程中更精确地限定隧道氧化物窗口的边界轮廓、控制它的形状和尺寸，可以更容易地减小器件的尺寸。

公开(公告)号：CN101465365B

公开(公告)日：2011-06-01

申请号：CN200710172419.5

申请日：2007-12-17

申请人： 中芯国际集成电路制造(上海)有限公司

发明人： 鲍震雷 ,  季明华 ,  吴佳特 ,  蔡建祥 ,  林殷茵

IPC分类号： H01L27/24 ,  H01L23/522 ,  H01L21/82 ,  H01L21/768

摘要： 本发明提供了一种RRAM及其制造方法，该RRAM包括上下电极和夹设在两者间的双阻金属氧化层。现有技术中RRAM制程并未穿插在半导体器件的制程中，从而使其制造过程复杂且效率低下，另外在RRAM制程中双阻金属氧化层或下电极会暴露在灰化工艺的氧等离子体中，从而造成双阻金属氧化层成分或厚度难以控制进而造成RRAM质量的退化。本发明的RRAM的下电极为金属插塞或设置在下层金属层中的金属导线，上电极与第一或上层金属层中的上电极引出导线相连，本发明的RRAM制造方法将RRAM制程穿插在半导体器件的制程中，并使用了硬掩模层从而避免将双阻金属氧化层或下电极暴露在灰化工艺的氧等离子体中。本发明可提高RRAM的质量和制造效率，并简化制造过程且降低制造成本。

公开(公告)号：CN101894752A

公开(公告)日：2010-11-24

申请号：CN200910051558.1

申请日：2009-05-19

申请人： 中芯国际集成电路制造(上海)有限公司

发明人： 庞军玲 ,  李绍彬 ,  吴佳特

IPC分类号： H01L21/283 ,  H01L21/316 ,  H01L21/8234 ,  H01L21/336

摘要： 本发明公开一种半导体制造方法，步骤为：在控制栅侧壁形成第一氧化层；在第一氧化层两侧形成绝缘层；在绝缘层两侧形成第二氧化层；刻蚀去除第二氧化层；在绝缘层两侧的半导体基体上以及控制栅上形成自对准硅化物。本发明通过形成所述第二氧化层以及所述氮化物，使得所述第二氧化层以及氮化物形成的绝缘厚度加厚，可以防止在刻蚀第二氧化层过程中，由于刻蚀速度过快导致过度刻蚀掉所述第一层氧化层，避免形成自对准硅化物时，自对准硅化物向控制栅扩散，从而避免了控制栅经过该自对准硅化物与所述源极、漏极之间漏电的产生，提高了器件的性能。

公开(公告)号：CN101373772A

公开(公告)日：2009-02-25

申请号：CN200710045072.8

申请日：2007-08-21

申请人： 中芯国际集成电路制造(上海)有限公司

发明人： 吴佳特 ,  李绍彬 ,  邬瑞彬

IPC分类号： H01L27/115 ,  H01L21/8247

摘要： 本发明揭示了一种应用于闪存的双重侧壁，该双重侧壁包括第一离子增强氧化物层、氮化硅和第二等离子增强氧化物层；其中，应用于闪存单元阵列的双重侧壁中，在沉积层间电介质层时第二等离子增强氧化物层被移除；应用于闪存外围设备的二次阵列中，在外围设备的源极/漏极植入时，所有层都被保留，在沉积层间电介质层时，第二等离子增强氧化物层被移除。本发明还揭示了一种应用于闪存的双重侧壁的制程方法。本发明在闪存外围设备的源极/漏极植入时，侧壁是厚的，而进行层间电介质的沉积时，侧壁是薄的。这样既提高了外围高压电路的击穿电压，又使得闪存阵列在进行层间电介质填充时不会由于阵列过密而产生空洞。

公开(公告)号：CN100461424C

公开(公告)日：2009-02-11

申请号：CN200310122971.5

申请日：2003-12-30

申请人： 中芯国际集成电路制造(上海)有限公司

发明人： 吴佳特 ,  蔡建祥

IPC分类号： H01L27/115 ,  H01L21/8247 ,  H01L29/788

CPC分类号： H01L27/11521 ,  H01L27/115 ,  H01L27/11524 ,  H01L29/7883

摘要： 一种半导体集成电路隧道氧化窗口区域设计的结构及方法，该结构包括一个包括有表面区域的衬底，该表面区域位于一个第一个单元区域内；一个具有第一厚度的栅极介电层，覆盖在该衬底表面；一个选择栅极，覆盖在该栅极介电层的第一区域上；一个悬浮栅极，覆盖在该栅极介电层的第二区域上，并与该选择栅极相耦合；一个绝缘层，覆盖在悬浮栅极上；一个控制栅极，覆盖在位于该悬浮栅极之上的绝缘层上，并与该悬浮栅极耦合；一个通道窗口，位于该栅极介电层的区域内的带状结构中，该栅极介电层的该区域具有小于所述第一厚度的第二厚度。本发明简化了传统技术、提高了器件的产率和器件的密度；并与传统制程技术兼容。

公开(公告)号：CN101330056A

公开(公告)日：2008-12-24

申请号：CN200710042205.6

申请日：2007-06-19

申请人： 中芯国际集成电路制造(上海)有限公司

发明人： 吴佳特 ,  李绍彬 ,  高建玉

IPC分类号： H01L21/8247 ,  H01L21/265

摘要： 本发明提供一种用于在存储器结构中形成自对准共源极的方法，包括以下步骤：在基底上形成多条字线，其中每条字线的两侧分别为源极区域和漏极区域；在源极区域进行光刻以形成光阻层，其中光阻层覆盖漏极区域和部分字线；对光阻层未覆盖的源极区域进行蚀刻以将所有源极区域连通为共源区域以及通过离子束对共源区域进行离子注入以形成自对准共源极，离子束的入射方向与基底表面的法线相隔一倾斜角。另外，本发明还提供实现以上方法的装置。采用以上技术方案，使得共源区域边界下的侧向搀杂浓度显著增加，从而在源区尺寸持续减小的情况下，共源极的电阻始终能保持大尺寸共源极同样的水平，共源极阻值降低到符合要求的范围。

公开(公告)号：CN101621033B

公开(公告)日：2011-06-15

申请号：CN200810040226.9

申请日：2008-07-04

申请人： 中芯国际集成电路制造(上海)有限公司

发明人： 李雪 ,  许宗能 ,  杨海玩 ,  吴佳特

IPC分类号： H01L21/8247 ,  H01L21/311

摘要： 一种刻蚀闪存中介电存储层的方法，提供半导体衬底以及依次位于半导体衬底上的栅介质层、第一半导体层，位于栅介质层、第一半导体层以及半导体衬底内的浅沟槽，布置于第一半导体层与浅沟槽的远离半导体衬底表面的连续的介电存储层、第二半导体层，以及具有开口结构的硬掩模层，所述方法包括如下步骤：以硬掩模层作为阻挡层，刻蚀第二半导体层，至露出介电存储层；去除硬掩模层；去除介电存储层。本发明的优点在于，将去除硬掩模层和去除介电存储层的工艺分离，首先对硬掩模层进行腐蚀，可以降低腐蚀工艺对硬掩模层下面的第二半导体层造成的损伤，再去除介电存储层。

公开(公告)号：CN101826484A

公开(公告)日：2010-09-08

申请号：CN200910046888.1

申请日：2009-03-02

申请人： 中芯国际集成电路制造(上海)有限公司

发明人： 胡建强 ,  吴佳特 ,  李绍彬 ,  庞军玲

IPC分类号： H01L21/762

摘要： 本发明中公开了一种浅沟道隔离结构的制造方法，该方法包括：在半导体衬底上依次形成垫氧化层、氮化硅层和光刻胶层，在进行曝光显影工艺后，以光刻胶层为掩膜对氮化硅层、垫氧化层和半导体衬底进行刻蚀，形成浅沟槽；对氮化硅层进行回蚀；使用现场蒸汽生成工艺在浅沟槽内壁以及由于所述回蚀而暴露在外的有源区上形成衬氧化层；向浅沟槽内填充绝缘层，去除氮化硅层和垫氧化层，形成浅沟槽隔离结构。通过使用上述的方法，有利于在STI结构上形成对称的圆形顶角，同时还增加了该圆形顶角上的氧化层的厚度，从而减小了所述凹坑对半导体元器件的电学性能的不利影响。