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公开(公告)号：CN108255777B
公开(公告)日：2021-08-06
申请号：CN201810056827.2
申请日：2018-01-19
申请人： 中国科学院电子学研究所
摘要： 本公开提供了一种用于FPGA的嵌入式浮点型DSP硬核结构，包括：第一输入单元，由输入寄存器组和浮点数乘法专用前加器构成，通过相对应的配置位，对输入数据进行输入寄存或者旁路选择；乘法器单元，连接到所述第一输入单元，接收前级经过寄存器的输入数据；第二输入单元，包括第二输入寄存器组，连接到乘法器单元的输出端；多路选择器组单元，输入端连接到所述第二输入单元的输出端、第一输入单元的输出端；ALU单元，包括加法器及逻辑运算单元，为浮点数和定点数提供加减以及乘法运算所使用，为定点数提供逻辑运算；输出单元。由于对数据的处理和运算都在该结构内部完成，运算效率要明显用软核的方式实现浮点数运算。
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公开(公告)号：CN108509725B
公开(公告)日：2021-06-29
申请号：CN201810286588.X
申请日：2018-04-02
申请人： 中国科学院电子学研究所 , 中国科学院大学
IPC分类号： G06F30/392
摘要： 本发明公开了一种可定制逻辑器件版图和网表的自动生成方法，包括：版图生成方法，包含：对子模块版图资源进行处理，将GDS II文件格式转换为CIF格式，形成CIF文件；依据用户指定的芯片资源排列信息，计算出边界值，进行相应模块的布局操作，实现用户指定的规模扩展；以及实现用户指定的规模扩展后，对子模块的CIF文件进行编写，生成CIF格式的新的版图信息；以及网表的生成方法，包含：将描述模块的网表进行分析处理，提取出该网表的顶层的模块的各个端口的信息，建立数据库；以及根据模块中的端口连接规则对提取出的端口信息进行处理，生成所有行、列的网表。该方法支持用户的个性化定制、操作简单、速度快、可批量处理、可扩展性强。
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公开(公告)号：CN106328209B
公开(公告)日：2020-01-21
申请号：CN201510386190.X
申请日：2015-06-30
申请人： 中国科学院电子学研究所
IPC分类号： G11C29/42
摘要： 本发明公开了一种存储器单粒子多位翻转容错方法及电路，包括：向存储器写入数据时，将输入数据A 进行编码，生成校验位P ，并将校验位P 及对应的输入数据A 输入到存储器；从存储器读出数据时，分别读出与输入数据A 对应的存储数据A' 及与校验位P 对应的检验位P' ，并进行解码，生成纠错码S ，根据纠错码S 对存储数据A' 进行纠错，得到最终数据D 。本发明能对任意相邻两位错误数据纠正，与传统的扩展汉明码相比，在不增加校验位的条件下，将存储器抗单粒子翻转能力提高近一倍。
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公开(公告)号：CN106815381B
公开(公告)日：2019-10-18
申请号：CN201510854224.3
申请日：2015-11-30
申请人： 中国科学院电子学研究所
IPC分类号： G06F17/50
摘要： 本发明提供了一种稀疏查找表及FPGA中逻辑结点的映射方法，稀疏查找表包括k个输入端口、多级选通器电路、n个SRAM单元和1个输出端口，k个输入端口分别与多级选通器电路的k个控制端连接，多级选通器电路的输出端与输出端口连接，多级选通器电路的2k个输入端中的n个输入端分别与n个SRAM单元连接，剩下的2k‑n个输入端分别与常量电平连接。本发明采用常量电平替换部分内部SRAM单元，使得稀疏查找表的单元面积减小，从而可以减小整个FPGA芯片的面积，并使用配套的映射算法，可以使用更少的芯片面积来实现相同用户电路。
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公开(公告)号：CN106407037B
公开(公告)日：2019-04-02
申请号：CN201510446473.9
申请日：2015-07-27
申请人： 中国科学院电子学研究所
摘要： 本发明提供了一种双端口存储器字线控制电路。该双端口存储器字线控制电路包括：控制模块，用于根据存储器端口的读写使能信号、EDAC开启使能信号和双端口地址比较信号产生两路的控制信号；时钟延时模块，用于由时钟信号以及两延时控制信号产生四路的延时信号；以及字线控制信号产生模块，与所述控制模块和时钟延时模块电性连通，用于依据两路的控制信号和四路的延时信号，产生一字线控制信号。本发明可以产生带纠错功能字线控制信号，可以实现一个时钟周期内完成数据读出和回写，因此纠错数据无需冗余的存储单元，减少了芯片面积；同时没有EDAC功能的双端口存储器字线控制电路实现兼容。
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公开(公告)号：CN106158003B
公开(公告)日：2019-02-15
申请号：CN201510154982.4
申请日：2015-04-02
申请人： 中国科学院电子学研究所
IPC分类号： G11C11/406 , G11C29/52
摘要： 本发明提供了一种可利用时钟双沿进行刷新的存储器系统。该存储器系统中，刷新方案不影响模块的正常工作周期，不需要进行系统的时间冗余，不用添加多余的寄存器等存储电路。此外，该存储器系统可采用半定制设计流程，降低给设计带来的成本和风险，而且减少产品的开发周期，并基于模块级进行设计，其受到工艺、温度的影响较小，可移植性良好，适用于任何类型的存储阵列单元，推广应用前景广阔。
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公开(公告)号：CN105610428B
公开(公告)日：2018-09-11
申请号：CN201510984555.9
申请日：2015-12-24
申请人： 中国科学院电子学研究所
IPC分类号： H03K19/20
摘要： 本发明公开了一种基于与或非结构的可编程逻辑单元，其包括与或非基本单元，所述与或非基本单元在SRAM存储单元的输出控制信号的控制下实现第一输入数据和第二输入数据“与非”或者“或非”的功能；其中，所述与或非基本单元包括：上拉网络pFET逻辑电路模块和下拉网络nFET逻辑电路模块；上拉网络pFET逻辑电路模块包括至少一个第一至至少一个第六pFET管，所述下拉网络nFET逻辑电路模块包括至少一个第一至至少一个第六nFET管。本发明采用可编程与或非门(NANDOR)作为基本AIC单元，相比于与非锥结构，信号所需通过的电路级数少，面积更小，速度可更快，通过调整管子参数在实现不同功能延时差异较小。
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公开(公告)号：CN108270436A
公开(公告)日：2018-07-10
申请号：CN201611257861.3
申请日：2016-12-30
申请人： 中国科学院电子学研究所
摘要： 本发明提供了一种控制码锁存电路，包括：移位寄存器；或非门，其输入端连接所述移位寄存器的输出端，并输出锁定判断信号Lock；控制码平衡点判断电路，其输入端连接所述移位寄存器的输出端，复位端连接所述或非门的输出信号Lock，并输出信号Load；去抖电路，用于输出去抖动之后的锁存控制信号Load_en；锁存器，用于将输入的相位控制码PI_Code[k-1:0]锁存；本发明还提供了一种时钟数据恢复电路，其包括所述控制码锁存电路；本发明结构简单，可移植性强，无需添加格式转换电路，延时大大减小，易于达到较高的工作频率，实现了较好的抖动性能，同时大幅的提高了环路带宽，环路跟踪能力及抖动容忍范围。
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公开(公告)号：CN108255785A
公开(公告)日：2018-07-06
申请号：CN201810153326.6
申请日：2018-02-14
申请人： 中国科学院电子学研究所 , 中国科学院大学
IPC分类号： G06F17/14
CPC分类号： G06F17/142
摘要： 本公开提供了一种优化FFT混合基算法的对称二叉树分解方法，按照如下步骤进行：针对给定点数的FFT进行迭代循环分解过程，不断将其按照对称方法分解成若干个小点数FFT的组合形式；基底循环替换过程，循环迭代交换第一次分解后所产生基底序列中相邻两个子级对应的基底；结合多次迭代对称分解和基底循环替换的结果，完成混合基FFT算法的优化。本公开能快速高效地对任意给定2的整数次幂点数FFT进行混合基算法优化，可有效降低与旋转因子相关的乘法运算复杂度，提高FFT整体运算效率。
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公开(公告)号：CN104753524B
公开(公告)日：2017-10-31
申请号：CN201310726059.4
申请日：2013-12-25
申请人： 中国科学院电子学研究所
IPC分类号： H03L7/08
摘要： 本发明提供了一种延时锁定环路，包括：数字控制延时链，调节数字控制延时链的延时，并在相应的输出模式下输出时钟信号；鉴相逻辑电路，根据参考时钟和反馈时钟的延时差是否落在锁定精度范围内生成并输出超前或滞后信号、锁定逻辑信号；数字控制延时链控制码产生电路，根据参考时钟的周期大小初步产生粗调延时链控制码，然后根据参考时钟与反馈时钟的延时差产生所述其它精调延时链控制码，最后根据超前或滞后信号对精调延时链控制码进行调节；多模式选择控制电路，根据工作模式选择信号控制电路处于相应的工作模式，同时结合锁定逻辑信号控制多模式选择控制电路产生并输出相应工作模式下的所述第一位精调延时链控制码。
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