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公开(公告)号：CN106158003A
公开(公告)日：2016-11-23
申请号：CN201510154982.4
申请日：2015-04-02
申请人： 中国科学院电子学研究所
IPC分类号： G11C11/406 , G11C29/52
摘要： 本发明提供了一种可利用时钟双沿进行刷新的存储器系统。该存储器系统中，刷新方案不影响模块的正常工作周期，不需要进行系统的时间冗余，不用添加多余的寄存器等存储电路。此外，该存储器系统可采用半定制设计流程，降低给设计带来的成本和风险，而且减少产品的开发周期，并基于模块级进行设计，其受到工艺、温度的影响较小，可移植性良好，适用于任何类型的存储阵列单元，推广应用前景广阔。
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公开(公告)号：CN103631738A
公开(公告)日：2014-03-12
申请号：CN201310355799.1
申请日：2013-08-15
申请人： 中国科学院电子学研究所
IPC分类号： G06F13/16
摘要： 本发明提出一种片外配置和回读FPGA装置，具有片内配置回读和片外配置回读两种模式；其包括FPGA芯片和片外配置控制器，其中所述FPGA芯片包括：片内配置控制器，其用于在片内配置回读模式下对所述FPGA芯片进行配置和回读操作；片外连接通道，其用于与所述片外配置控制器连接，且控制所述两种模式的切换；所述片外配置控制器用于在片外配置回读模式下对所述FPGA芯片进行配置和回读操作。本发明提出的上述方案增强了FPGA配置和回读的灵活性；可有效提高FPGA单粒子翻转评估的准确度；可对配置控制器设计进行有效验证；可对FPGA中的块存储器(BRAM)和配置存储器(CRAM)进行直接读写，从而提高测试效率。
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公开(公告)号：CN106407037B
公开(公告)日：2019-04-02
申请号：CN201510446473.9
申请日：2015-07-27
申请人： 中国科学院电子学研究所
摘要： 本发明提供了一种双端口存储器字线控制电路。该双端口存储器字线控制电路包括：控制模块，用于根据存储器端口的读写使能信号、EDAC开启使能信号和双端口地址比较信号产生两路的控制信号；时钟延时模块，用于由时钟信号以及两延时控制信号产生四路的延时信号；以及字线控制信号产生模块，与所述控制模块和时钟延时模块电性连通，用于依据两路的控制信号和四路的延时信号，产生一字线控制信号。本发明可以产生带纠错功能字线控制信号，可以实现一个时钟周期内完成数据读出和回写，因此纠错数据无需冗余的存储单元，减少了芯片面积；同时没有EDAC功能的双端口存储器字线控制电路实现兼容。
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公开(公告)号：CN106158003B
公开(公告)日：2019-02-15
申请号：CN201510154982.4
申请日：2015-04-02
申请人： 中国科学院电子学研究所
IPC分类号： G11C11/406 , G11C29/52
摘要： 本发明提供了一种可利用时钟双沿进行刷新的存储器系统。该存储器系统中，刷新方案不影响模块的正常工作周期，不需要进行系统的时间冗余，不用添加多余的寄存器等存储电路。此外，该存储器系统可采用半定制设计流程，降低给设计带来的成本和风险，而且减少产品的开发周期，并基于模块级进行设计，其受到工艺、温度的影响较小，可移植性良好，适用于任何类型的存储阵列单元，推广应用前景广阔。
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公开(公告)号：CN103886916B
公开(公告)日：2017-01-25
申请号：CN201410119120.3
申请日：2014-03-27
申请人： 中国科学院电子学研究所
IPC分类号： G11C29/42
摘要： 本发明提供了一种输入位宽可伸缩的编码/编解码存储系统。该编码存储系统包括：读写控制电路、存储器、编码电路、数据缓存器、级联的一级地址缓存器和二级地址缓存器、级联的一级写使能缓存器和二级写使能缓存器和控制电路。该编码存储系统使用缓存编解码机制，实现了存储阵列和缓存器之间的交互存储，在外部提供的需写入数据的位宽不足存储器要求的位宽，即编码数据一部分来自外部输入一部分来自存储阵列时，可以实现正确的编解码，且纠错能力在不同的位宽条件下相互一致，进行正常写入读出存储阵列的操作。
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公开(公告)号：CN103730149B
公开(公告)日：2016-05-25
申请号：CN201410024773.3
申请日：2014-01-20
申请人： 中国科学院电子学研究所
IPC分类号： G11C7/22
摘要： 本发明公开了一种双端口存储器的读写控制电路，其包括：可控延时模块，其将时钟信号进行不同的延时；字线产生模块，根据所述可控延时模块输出的两路延时信号输出正常字线开启信号和延迟字线开启信号；读写使能判断模块，其根据双端口存储器的两端口读写使能信号和读写地址进行读写冲突判断；读写使能产生模块，其在所述读写冲突判断模块确定两端口存在写冲突时，将两端口的写使能信号转化为读使能信号；字线选择模块，其在两端口分别向同一个地址进行读、写操作时，输出选择延时字线开启信号的字线选择信号。本发明在时钟的半周期内解决双端字线的不同开启，对存储器的时序操作提供了更大的裕量，同时不需要对地址和数据进行缓存。
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公开(公告)号：CN105575417A
公开(公告)日：2016-05-11
申请号：CN201410524763.6
申请日：2014-10-08
申请人： 中国科学院电子学研究所
IPC分类号： G11C7/06
摘要： 本发明提供了一种抗单粒子翻转的锁存型灵敏放大器。该锁存型灵敏放大器在普通锁存灵敏放大器的结构基础上添加两个P型晶体管构成的隔离单元，在保持了普通结构的高性能的同时由于隔离单元的限流作用同时降低了电路的功耗，当节点n1或n2发生1到0翻转后，可以通过隔离单元将其状态迅速恢复为1。
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公开(公告)号：CN103633990A
公开(公告)日：2014-03-12
申请号：CN201310188754.X
申请日：2013-05-21
申请人： 中国科学院电子学研究所
IPC分类号： H03K19/094
摘要： 本发明公开了一种抗单粒子翻转与瞬态效应延时可调锁存器，该锁存器包括第一延时单元、第二延时单元、第一锁存单元、第二锁存单元和第三锁存单元。本发明通过调节延时单元偏置电压可分别改变第一延时单元与第二延时单元的延时，从而改变锁存器数据信号的建立时间，有效降低、甚至避免因发生在输入数据信号通路中的单粒子瞬态效应而引起的错误数据锁存；本发明通过引入冗余存储节点，在一个节点翻转时可以通过反馈从另外两个锁存单元恢复该节点电压。综上，本发明可在普通商用工艺条件下实现抗单粒子翻转，并通过可调延时单元改变锁存器建立时间，使数据路径上的瞬态效应得到有效抑制。
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公开(公告)号：CN102830345A
公开(公告)日：2012-12-19
申请号：CN201110161031.1
申请日：2011-06-15
申请人： 中国科学院电子学研究所
IPC分类号： G01R31/3185
摘要： 本发明公开了一种基于配置词典的FPGA测试配置分析评价方法，涉及可编程逻辑器件技术，用于分析评价FPGA测试配置的完备性。本发明方法结合FPGA的结构特点，首先建立FPGA的配置词典；然后采用模板化的方法分析测试配置，计算测试配置对配置词典的覆盖率；最后根据计算的覆盖率评价测试配置的完备性。通过本发明提出的方法，无需故障仿真就能对FPGA的测试配置进行快速的分析评价：分析测试配置所有可测和不可测的FPGA资源，评价测试配置的完备性，从而可以指导FPGA测试配置的改进，提高FPGA测试配置的开发效率。
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公开(公告)号：CN102568581A
公开(公告)日：2012-07-11
申请号：CN201010594964.5
申请日：2010-12-20
申请人： 中国科学院电子学研究所
IPC分类号： G11C16/10
摘要： 本发明公开了一种适用于可编程存储器的递进式译码器，涉及可编程存储器技术，包括译码模块、控制模块和配置模块；充分利用每一级译码的输出，输出分级的译码结果，经过字宽配置模块输出到不同的开关控制单元，完成可编程的译码输出。本发明译码器的字宽配置模块，完成可配置字宽的译码功能，减少了版图面积和连线复杂度。而且不受电路的具体实施方法和电路所采用的逻辑形式的限制，电路结构简单，使用方便。
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