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公开(公告)号：CN106815381B
公开(公告)日：2019-10-18
申请号：CN201510854224.3
申请日：2015-11-30
申请人： 中国科学院电子学研究所
IPC分类号： G06F17/50
摘要： 本发明提供了一种稀疏查找表及FPGA中逻辑结点的映射方法，稀疏查找表包括k个输入端口、多级选通器电路、n个SRAM单元和1个输出端口，k个输入端口分别与多级选通器电路的k个控制端连接，多级选通器电路的输出端与输出端口连接，多级选通器电路的2k个输入端中的n个输入端分别与n个SRAM单元连接，剩下的2k‑n个输入端分别与常量电平连接。本发明采用常量电平替换部分内部SRAM单元，使得稀疏查找表的单元面积减小，从而可以减小整个FPGA芯片的面积，并使用配套的映射算法，可以使用更少的芯片面积来实现相同用户电路。
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公开(公告)号：CN105610428B
公开(公告)日：2018-09-11
申请号：CN201510984555.9
申请日：2015-12-24
申请人： 中国科学院电子学研究所
IPC分类号： H03K19/20
摘要： 本发明公开了一种基于与或非结构的可编程逻辑单元，其包括与或非基本单元，所述与或非基本单元在SRAM存储单元的输出控制信号的控制下实现第一输入数据和第二输入数据“与非”或者“或非”的功能；其中，所述与或非基本单元包括：上拉网络pFET逻辑电路模块和下拉网络nFET逻辑电路模块；上拉网络pFET逻辑电路模块包括至少一个第一至至少一个第六pFET管，所述下拉网络nFET逻辑电路模块包括至少一个第一至至少一个第六nFET管。本发明采用可编程与或非门(NANDOR)作为基本AIC单元，相比于与非锥结构，信号所需通过的电路级数少，面积更小，速度可更快，通过调整管子参数在实现不同功能延时差异较小。
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公开(公告)号：CN105610428A
公开(公告)日：2016-05-25
申请号：CN201510984555.9
申请日：2015-12-24
申请人： 中国科学院电子学研究所
IPC分类号： H03K19/20
CPC分类号： H03K19/20
摘要： 本发明公开了一种基于与或非结构的可编程逻辑单元，其包括与或非基本单元，所述与或非基本单元在SRAM存储单元的输出控制信号的控制下实现第一输入数据和第二输入数据“与非”或者“或非”的功能；其中，所述与或非基本单元包括：上拉网络pFET逻辑电路模块和下拉网络nFET逻辑电路模块；上拉网络pFET逻辑电路模块包括至少一个第一至至少一个第六pFET管，所述下拉网络nFET逻辑电路模块包括至少一个第一至至少一个第六nFET管。本发明采用可编程与或非门(NANDOR)作为基本AIC单元，相比于与非锥结构，信号所需通过的电路级数少，面积更小，速度可更快，通过调整管子参数在实现不同功能延时差异较小。
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公开(公告)号：CN105610427A
公开(公告)日：2016-05-25
申请号：CN201510988404.0
申请日：2015-12-24
申请人： 中国科学院电子学研究所
IPC分类号： H03K19/177
CPC分类号： H03K19/17724 , H03K19/17736
摘要： 本发明公开了一种基于与或非结构的可编程逻辑单元，其包括与或非基本单元，所述与或非基本单元在SRAM存储单元的输出控制信号的控制下实现第一输入数据和第二输入数据“与非”或者“或非”的功能；其中，所述与或非基本单元包括：上拉网络pFET逻辑电路模块和下拉网络nFET逻辑电路模块；上拉网络pFET逻辑电路模块包括至少一个第一至至少一个第五pFET管，所述下拉网络nFET逻辑电路模块包括至少一个第一至至少一个第五nFET管。本发明采用可编程与或非门(NANDOR)作为基本AIC单元，相比于与非锥结构，信号所需通过的电路级数少，面积更小，速度可更快，通过调整管子参数在实现不同功能延时差异较小。
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公开(公告)号：CN105610427B
公开(公告)日：2018-09-11
申请号：CN201510988404.0
申请日：2015-12-24
申请人： 中国科学院电子学研究所
IPC分类号： H03K19/177
摘要： 本发明公开了一种基于与或非结构的可编程逻辑单元，其包括与或非基本单元，所述与或非基本单元在SRAM存储单元的输出控制信号的控制下实现第一输入数据和第二输入数据“与非”或者“或非”的功能；其中，所述与或非基本单元包括：上拉网络pFET逻辑电路模块和下拉网络nFET逻辑电路模块；上拉网络pFET逻辑电路模块包括至少一个第一至至少一个第五pFET管，所述下拉网络nFET逻辑电路模块包括至少一个第一至至少一个第五nFET管。本发明采用可编程与或非门(NANDOR)作为基本AIC单元，相比于与非锥结构，信号所需通过的电路级数少，面积更小，速度可更快，通过调整管子参数在实现不同功能延时差异较小。
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公开(公告)号：CN103716011B
公开(公告)日：2016-07-06
申请号：CN201410014200.2
申请日：2014-01-13
申请人： 中国科学院电子学研究所
IPC分类号： H03H17/02
摘要： 本发明提供了一种有限冲击响应CSD滤波器。该有限冲击响应CSD滤波器基于新提出的CSD系数分组方法，对高阶的FIR滤波器能够做到小的面积开销，低的功耗，高的性能，而且阶数越高，优势越大。此外，针对不同类型，不同阶数的滤波器，只需要改变本发明有限冲击响应CSD滤波器架构中处理单元内部的编程方式就可以实现系统的可重构。
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公开(公告)号：CN105629803A
公开(公告)日：2016-06-01
申请号：CN201410582452.5
申请日：2014-10-27
申请人： 中国科学院电子学研究所
IPC分类号： G05B19/042
摘要： 本发明提供了一种带反馈路径的逻辑单元。该逻辑单元增加了上级级联结构到下级级联结构的反馈路径，通过少许面积增加，能够在不使用输入多路选择器的前提下，在逻辑单元内部实现“查找表-寄存器-查找表”以及“寄存器-查找表-寄存器”结构，降低了关键路径延时，增加了EDA工具映射、装箱的灵活度。
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公开(公告)号：CN105610429A
公开(公告)日：2016-05-25
申请号：CN201510991996.1
申请日：2015-12-24
申请人： 中国科学院电子学研究所
IPC分类号： H03K19/20
CPC分类号： H03K19/20
摘要： 本发明公开了一种基于与或非结构的可编程逻辑单元，其包括与或非基本单元，所述与或非基本单元在SRAM存储单元的输出控制信号的控制下实现第一输入数据和第二输入数据“与非”或者“或非”的功能；其中，所述与或非基本单元包括：上拉网络pFET逻辑电路模块和下拉网络nFET逻辑电路模块；上拉网络pFET逻辑电路模块包括至少一个第一至至少一个第五pFET管，所述下拉网络nFET逻辑电路模块包括至少一个第一至至少一个第五nFET管。本发明采用可编程与或非门作为基本逻辑锥单元，所需的管子数目小于与非锥结构，面积更小，信号所需通过的电路级数少，速度优，延时差异小，通过调整管子参数使得实现不同功能时延时接近相同。
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公开(公告)号：CN103678147A
公开(公告)日：2014-03-26
申请号：CN201310589045.2
申请日：2013-11-20
申请人： 中国科学院电子学研究所
IPC分类号： G06F12/02
CPC分类号： Y02D10/13
摘要： 本发明公开了一种现场可编程逻辑芯片内部存储器映射装置，该装置包括：输入模块，接收存储映射性能要求、用户逻辑存储大小及用户选择的优化策略；延时影响因素提取模块，通过对于不同型号FPGA内部结构的实验，得到与访存关键路径延时有关的影响因素；关系式拟合模块，根据延时影响因素及延时测试结果，拟合得到访存关键路径延时与延时影响因素之间的关系式；物理存储单元配置产生模块，根据所述关系式和映射性能要求对物理存储单元进行配置。本发明还公开了一种可编程逻辑芯片内部存储器映射方法。本发明以性能要求作为第一目标，在该前提下进行功耗或者资源的优化，资源和功耗消费较小，映射算法复杂度为常数，在很短的时间内就能够完成映射功能。
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公开(公告)号：CN105471422B
公开(公告)日：2019-03-15
申请号：CN201510830948.4
申请日：2015-11-25
申请人： 中国科学院电子学研究所
IPC分类号： H03K19/177
摘要： 本发明提供了一种集成辅助逻辑运算单元的可编程逻辑模块。该可编程逻辑模块包括：主逻辑单元模块，包括至少一个逻辑单元，该主逻辑单元模块具有O1个输出端口；辅助逻辑运算单元，其O1个输入端口连接至所述主逻辑单元模块的O1个输出端口，该辅助逻辑运算单元将所述主逻辑单元模块的O1个输出端口的输出结果中至少两个进行逻辑运算后作为可编程逻辑模块的输出；其中，所述主逻辑单元模块和辅助逻辑运算单元均被集成在于所述可编程逻辑模块的内部。本发明通过向传统CLB中加入辅助逻辑运算单元的方式，提高了传统CLB的逻辑应用效率。与传统CLB实现相比，节省了面积并提高了延时性能，能实现更高效的逻辑运算。
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