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公开(公告)号：CN112306140B
公开(公告)日：2022-01-18
申请号：CN201910672410.3
申请日：2019-07-24
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海华力微电子有限公司
IPC: G05F3/26
Abstract: 本发明提供一种全耗尽绝缘体上硅的背栅电压偏置电路，包括：电流源或电流沉，提供源电流或沉电流；电流镜，用于镜像源电流或沉电流；负载晶体管，源极连接电源电压或地，漏极连接电流镜的输出端，栅极及背栅连接所述负载晶体管的漏极并产生背栅偏置电压。本发明利用全耗尽绝缘体上硅(FDSOI)全介质隔离的特点，将背栅引入电路工作回路中，通过镜像电源的作用使得电路自适应的工作在饱和区并产生对应的背栅工作电压；由于电路的完全对称和背栅绝缘特性，可以使器件拥有工作在指定的宽长比的能力；本发明可以使电路设计者拥有改变已生成器件工作特性的方法，同时极大的解决了SOI体偏置电压设定复杂和代价高昂的问题。
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公开(公告)号：CN112306140A
公开(公告)日：2021-02-02
申请号：CN201910672410.3
申请日：2019-07-24
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海华力微电子有限公司
IPC: G05F3/26
Abstract: 本发明提供一种全耗尽绝缘体上硅的背栅电压偏置电路，包括：电流源或电流沉，提供源电流或沉电流；电流镜，用于镜像源电流或沉电流；负载晶体管，源极连接电源电压或地，漏极连接电流镜的输出端，栅极及背栅连接所述负载晶体管的漏极并产生背栅偏置电压。本发明利用全耗尽绝缘体上硅(FDSOI)全介质隔离的特点，将背栅引入电路工作回路中，通过镜像电源的作用使得电路自适应的工作在饱和区并产生对应的背栅工作电压；由于电路的完全对称和背栅绝缘特性，可以使器件拥有工作在指定的宽长比的能力；本发明可以使电路设计者拥有改变已生成器件工作特性的方法，同时极大的解决了SOI体偏置电压设定复杂和代价高昂的问题。
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公开(公告)号：CN111367495B
公开(公告)日：2023-03-28
申请号：CN202010150189.8
申请日：2020-03-06
Applicant: 电子科技大学 , 上海华力微电子有限公司
IPC: G06F5/06
Abstract: 一种异步先入先出的数据缓存控制器，利用写地址产生逻辑模块在写时钟域对写地址信号、写指针信号自加1，利用读地址产生逻辑模块在读时钟域对读地址信号、读指针信号自加1，设置计数模块对写指针信号和读指针信号进行计数，设置写指针同步模块将写指针信号同步到读时钟域与读指针信号进行比较判断读空，设置读指针同步模块将读指针信号同步到写时钟域与写指针信号进行比较判断写满，根据计数结果和判断结果控制读、写地址产生逻辑模块，双端口RAM存储模块在写时钟域下写入数据，在读时钟域下读出数据。本发明能够在不增加RAM深度且不影响系统整体运行速度的情况下，使数据正常的写入和读出，解决了跨时钟域数据传输中数据缓存溢出的问题。
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公开(公告)号：CN111181556B
公开(公告)日：2022-04-22
申请号：CN202010111017.X
申请日：2020-02-24
Applicant: 电子科技大学 , 上海华力微电子有限公司
Abstract: 一种随机多相时钟产生电路，包括随机编码模块、编码队列模块和编码转时钟模块，随机编码模块包括一个第一寄存器，编码队列模块包括M‑1个级联的第二寄存器，将M个子时钟信号对应编号，M个编号进行编码并分别作为一个第一寄存器和M‑1个第二寄存器的初始存储值；编码队列模块用于在主时钟信号的每个时钟周期将级联的最后一个第二寄存器存储的编码输出到随机编码模块和编码转时钟模块；随机编码模块用于在主时钟信号的每个时钟周期内，从存储在第一寄存器中的编码和编码队列模块输出的编码中随机选择一个编码输出到编码队列模块中级联的第一个第二寄存器；编码转时钟模块用于输出与编码队列模块输出的编码对应的子时钟信号。
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公开(公告)号：CN110350918B
公开(公告)日：2022-04-22
申请号：CN201910644692.6
申请日：2019-07-17
Applicant: 电子科技大学 , 上海华力微电子有限公司
Abstract: 一种基于最小均方算法的数字后台校正方法，适用于分裂式SAR ADC。首先设置分裂式SAR ADC，并将设置好的分裂式SAR ADC进行基于最小均方算法的数字后台校正；分裂式SAR ADC包括两个ADC模块，每个ADC模块中主DAC电容阵列采用非二进制电容阵列，同时将主DAC冗余电容阵列中最高位电容的权重设置为最小，这样校正DAC电容阵列的随机切换可以有效的校正主DAC电容阵列中包括权重最大的电容在内的每个电容，提升ADC的线性度和动态范围；校正DAC随机切换方式的引入可以有效的解决两个ADC电容失配方向一致导致校正无效的问题；另外主DAC电容阵列引入冗余量，可以弱化系统在量化过程中引入的动态误差，保证了每次切换的正确性，提高迭代的速度。
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Patent Agency Ranking
公开(公告)号：CN110911494B
公开(公告)日：2021-05-07
申请号：CN201911034668.7
申请日：2019-10-29
Applicant: 华东师范大学 , 上海华力微电子有限公司
IPC: H01L29/78 , H01L29/423 , H01L21/768
Abstract: 本发明公开了一种非对称侧墙结构的纳米片环栅场效应晶体管，包括垂直堆叠的纳米片沟道，包裹在沟道外的双层栅极氧化物，设于沟道两端的源和漏，设于源与栅极之间的双层侧墙，设于漏与栅极之间的栅极氧化物漏端延长区及双层侧墙，设置在底部的衬底。本发明特征是漏与栅极之间设双层侧墙，在双层侧墙下方设栅极氧化物漏端延长区，源与栅极之间仅设双层侧墙，从而构成非对称侧墙结构的纳米片环栅场效应晶体管。本发明与现有对称型技术相比，漏双层侧墙底部的栅极氧化物漏端延长区降低了器件寄生电容，源双层侧墙保证了栅电极对沟道中电荷的耦合，从而保证开态电流足够大。
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公开(公告)号：CN110690290B
公开(公告)日：2020-12-22
申请号：CN201910880148.1
申请日：2019-09-18
Applicant: 华东师范大学 , 上海华力微电子有限公司
IPC: H01L29/78 , H01L29/06 , H01L29/423
Abstract: 本发明公开了一种非对称栅氧结构的纳米片环栅场效应晶体管，包括垂直堆叠的纳米片沟道，包裹在沟道外的双层栅极氧化物，设于沟道两端的源和漏，设置双层边墙，设置在底部的衬底。特征是栅极氧化物由低介电常数材料与高介电常数材料堆叠而成，以沟道长度的二分之一处为界分为靠近漏和源两部分，两部分栅氧物理总厚度一致，但靠近漏的双层栅极氧化物中，低介电常数栅极氧化物较薄，高介电常数栅极氧化物较厚，构成非对称栅氧结构的纳米片环栅场效应晶体管。本发明与现有对称型技术相比，漏端电场更低，能够有效抑制器件热载流子效应；具有更加理想的开态、关态电流和较大的电流开关比；漏端电势更稳定，抑制漏致势垒降低效应，改善短沟道特性。
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公开(公告)号：CN111367495A
公开(公告)日：2020-07-03
申请号：CN202010150189.8
申请日：2020-03-06
Applicant: 电子科技大学 , 上海华力微电子有限公司
IPC: G06F5/06
Abstract: 一种异步先入先出的数据缓存控制器，利用写地址产生逻辑模块在写时钟域对写地址信号、写指针信号自加1，利用读地址产生逻辑模块在读时钟域对读地址信号、读指针信号自加1，设置计数模块对写指针信号和读指针信号进行计数，设置写指针同步模块将写指针信号同步到读时钟域与读指针信号进行比较判断读空，设置读指针同步模块将读指针信号同步到写时钟域与写指针信号进行比较判断写满，根据计数结果和判断结果控制读、写地址产生逻辑模块，双端口RAM存储模块在写时钟域下写入数据，在读时钟域下读出数据。本发明能够在不增加RAM深度且不影响系统整体运行速度的情况下，使数据正常的写入和读出，解决了跨时钟域数据传输中数据缓存溢出的问题。
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公开(公告)号：CN111181556A
公开(公告)日：2020-05-19
申请号：CN202010111017.X
申请日：2020-02-24
Applicant: 电子科技大学 , 上海华力微电子有限公司
Abstract: 一种随机多相时钟产生电路，包括随机编码模块、编码队列模块和编码转时钟模块，随机编码模块包括一个第一寄存器，编码队列模块包括M-1个级联的第二寄存器，将M个子时钟信号对应编号，M个编号进行编码并分别作为一个第一寄存器和M-1个第二寄存器的初始存储值；编码队列模块用于在主时钟信号的每个时钟周期将级联的最后一个第二寄存器存储的编码输出到随机编码模块和编码转时钟模块；随机编码模块用于在主时钟信号的每个时钟周期内，从存储在第一寄存器中的编码和编码队列模块输出的编码中随机选择一个编码输出到编码队列模块中级联的第一个第二寄存器；编码转时钟模块用于输出与编码队列模块输出的编码对应的子时钟信号。
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公开(公告)号：CN111161775A
公开(公告)日：2020-05-15
申请号：CN201911170922.6
申请日：2019-11-26
Applicant: 华东师范大学 , 上海华力微电子有限公司
IPC: G11C11/412 , G11C11/419
Abstract: 本发明公开了一种静态随机存取存储器，该存储器包括上拉晶体管、传输晶体管及下拉晶体管。其中上拉晶体管和传输晶体管包括沟道、设置在沟道两侧的源端和漏端、设置在栅极氧化物外侧的控制栅极和极性栅极，设置在控制栅极与源端之间的电学隔离的边墙；下拉晶体管包括沟道、设置在沟道两侧的源端和漏端、设置在栅极氧化物外侧的控制栅极和极性栅极，设置在控制栅极与漏端之间的电学隔离的边墙。本发明利用非对称型可重构场效应晶体管结构上的差异，来达到导通电流的不一致，实现了静态随机存储单元所需的较高读取静态噪声容限和写入能力，有效的提高了静态随机存储单元的读写稳定性，同时进一步提高了静态存储电路的性能。
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