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公开(公告)号：CN104298628A
公开(公告)日：2015-01-21
申请号：CN201410519692.0
申请日：2014-09-30
Applicant: 中国电子科技集团公司第三十八研究所
CPC classification number: G06F13/1605 , G06F13/34
Abstract: 一种用于并发访问的数据存储器仲裁电路，包括：—用于连接外设通道请求接口的外设DMA通道一级仲裁模块，以固定优先级仲裁策略将请求同一存储器BLOCK的通道按从高优先级到低优先级排列；—用于连接本地访存通道和核间访存通道的访存通道一级仲裁模块；—用于连接外设DMA通道一级仲裁模块和访存通道一级仲裁模块的外设DMA通道与访存通道的二级仲裁模块；—原子操作指令保护模块，为每个存储器BLOCK设置原子操作保护标志位。本发明孩提供了一种用于并发访问的数据存储器的仲裁方法。本发明的优点在于：为多路外设DMA通道和多路访存通道并发请求多端口数据存储器提供了有效的仲裁策略，支持访存通道原子类型的请求，可以及时响应高优先级通道请求。
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公开(公告)号：CN106547702B
公开(公告)日：2019-09-10
申请号：CN201610854766.5
申请日：2016-09-27
Applicant: 中国电子科技集团公司第三十八研究所
IPC: G06F12/02
Abstract: 本发明涉及一种双模8访存地址计算方法，包括：依据矩阵的类型选择相应的双模8访存地址计算公式；根据矩阵转置前的规模配置相应的基地址和偏移地址；通过计算后产生4个或8个有效地址，并以该地址读取一组矩阵转置前的数据；根据矩阵转置后的规模配置相应的基地址和偏移地址；通过计算后产生4或8个有效地址，并以该地址写入一组矩阵转置后的数据；将基地址加1，作为新一轮的基地址；判断矩阵是否转置完毕，若判断结果为是，则进入下一步，否则，返回步骤三；矩阵转置过程结束。本发明通过单字双模8访存地址计算可以缩短实数矩阵转置执行周期；通过双字双模8访存地址计算可以缩短虚数矩阵转置执行周期。
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公开(公告)号：CN106227684B
公开(公告)日：2019-06-04
申请号：CN201610627640.4
申请日：2016-08-03
Applicant: 中国电子科技集团公司第三十八研究所
Abstract: 本发明涉及一种高性能DSP访存流水线，包括：访存地址计算模块，用于根据访存指令形式产生多个有效地址；访存地址冲突解决模块，用于判断多个地址的存储器访问冲突及确定地址发射排序；访存请求发送模块；访存请求接收模块；核间访存请求发送模块，用于检测核间访存请求，并将其发送出去；读访存数据回收模块，用于拼接发生冲突的多个读地址在多周期后返回的数据；读访存数据输出模块，用于输出读访存数据。本发明以流水线形式实现数据SRAM的读写；流水线深度较短，仅为５级，即单指令执行需要５个时钟周期；核间访存指令发送与接收模块可以实现两个DSP内核的紧耦合；访存地址冲突解决方案可以实现最大的数据吞吐效率。
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公开(公告)号：CN104572519A
公开(公告)日：2015-04-29
申请号：CN201410801564.5
申请日：2014-12-22
Applicant: 中国电子科技集团公司第三十八研究所
CPC classification number: G06F13/18
Abstract: 本发明涉及一种用于多处理器的多端口访存控制器，包括指令通道，其输入端分别与多处理器的外设DMA通道、内核DMA通道的输出端相连，其输出端与仲裁模块的输入端相连，仲裁模块的输出端与存储器阵列的输入端相连，存储器阵列的输出端与数据通道的输入端相连，数据通道的输出端分别与多处理器的外设DMA通道、内核DMA通道的输入端相连。本发明还公开了一种用于多处理器的多端口访存控制器的控制方法。本发明为多路DMA通道并发请求提供了有效的响应机制，兼顾请求响应的实时性和存储器带宽充分利用的特点，能够提高访存数据的吞吐率，减小因为地址冲突所造成的等待时间。
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公开(公告)号：CN104407837A
公开(公告)日：2015-03-11
申请号：CN201410781737.1
申请日：2014-12-16
Applicant: 中国电子科技集团公司第三十八研究所
IPC: G06F7/52
Abstract: 本发明公开了一种实现伽罗瓦域乘法的装置及其应用方法。该装置包括都采用选择器、乘法器、异或电路组成的选择前段模块、选择组件模块和选择后段模块。因此，本发明电路简洁鲜明、方便管理和优化，降低硬件实现以及电路开发的复杂性，达到了无需额外复杂电路同时提高性能的目的，同时减少存储消耗，在增加了处理效率同时降低了处理时间，减少了操作次数。选择前段模块包括选择器、乘法器和异或电路，根据被乘数、选择乘数、伽罗瓦系数得选择前段输出。选择组件模块包括选择器、乘法器和异或电路，根据选择前段输出、乘数、伽罗瓦系数得选择组件输出。选择后段模块包括选择器和异或电路，根据选择组件输出、乘数得伽罗瓦域乘的输出结果。
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Patent Agency Ranking
公开(公告)号：CN104407837B
公开(公告)日：2017-09-19
申请号：CN201410781737.1
申请日：2014-12-16
Applicant: 中国电子科技集团公司第三十八研究所
IPC: G06F7/52
Abstract: 本发明公开了一种实现伽罗瓦域乘法的装置及其应用方法。该装置包括都采用选择器、乘法器、异或电路组成的选择前段模块、选择组件模块和选择后段模块。因此，本发明电路简洁鲜明、方便管理和优化，降低硬件实现以及电路开发的复杂性，达到了无需额外复杂电路同时提高性能的目的，同时减少存储消耗，在增加了处理效率同时降低了处理时间，减少了操作次数。选择前段模块包括选择器、乘法器和异或电路，根据被乘数、选择乘数、伽罗瓦系数得选择前段输出。选择组件模块包括选择器、乘法器和异或电路，根据选择前段输出、乘数、伽罗瓦系数得选择组件输出。选择后段模块包括选择器和异或电路，根据选择组件输出、乘数得伽罗瓦域乘的输出结果。
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公开(公告)号：CN104572519B
公开(公告)日：2017-06-27
申请号：CN201410801564.5
申请日：2014-12-22
Applicant: 中国电子科技集团公司第三十八研究所
Abstract: 本发明涉及一种用于多处理器的多端口访存控制器，包括指令通道，其输入端分别与多处理器的外设DMA通道、内核DMA通道的输出端相连，其输出端与仲裁模块的输入端相连，仲裁模块的输出端与存储器阵列的输入端相连，存储器阵列的输出端与数据通道的输入端相连，数据通道的输出端分别与多处理器的外设DMA通道、内核DMA通道的输入端相连。本发明还公开了一种用于多处理器的多端口访存控制器的控制方法。本发明为多路DMA通道并发请求提供了有效的响应机制，兼顾请求响应的实时性和存储器带宽充分利用的特点，能够提高访存数据的吞吐率，减小因为地址冲突所造成的等待时间。
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公开(公告)号：CN104461979A
公开(公告)日：2015-03-25
申请号：CN201410614607.9
申请日：2014-11-04
Applicant: 中国电子科技集团公司第三十八研究所
IPC: G06F13/38
CPC classification number: G06F13/28 , G06F13/4031 , G06F2213/0024
Abstract: 一种基于环形总线的多核片上通信网络实现方法，片上通信网络采用基于多个同构节点的双通道环形总线，传输任务以包的形式存在。所述环形总线的每个节点分上、下、左、右四个方向，每个方向提供2个通道的接口，其中左、右两个方向接口用来做总线通道，上、下两个方向接口用来做各功能模块与总线间的互连接口。本发明的优点在于：通过本发明的同构节点的设计，使环形总线结构的可扩展性与可实现性增强，可以有效地减少片上大量模块互连带来的挑战。每个节点内部提供两个方向各一个通道，节点根据两个方案的拥堵情况选择将要转发的包的发送方向，这样将减少总线延迟并增大带宽。
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公开(公告)号：CN111402940B
公开(公告)日：2023-05-30
申请号：CN202010171971.8
申请日：2020-03-12
Applicant: 中国电子科技集团公司第三十八研究所 , 安徽芯纪元科技有限公司
IPC: G11C11/413
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公开(公告)号：CN111402940A
公开(公告)日：2020-07-10
申请号：CN202010171971.8
申请日：2020-03-12
Applicant: 中国电子科技集团公司第三十八研究所 , 安徽芯纪元科技有限公司
IPC: G11C11/413
Abstract: 本发明公开了一种基于SRIO协议的SRAM存储装置及方法，包括SRAM存储体、SRIO控制器、包转发逻辑模块、仲裁逻辑模块以及流水线逻辑模块，SRIO控制器包括本地SRIO控制器、上游SRIO控制器和下游SRIO控制器，包转发逻辑模块用于依据请求包中的地址选择本地SRIO控制器或是上游SRIO控制器或是下游SRIO控制器并进转发请求包，仲裁逻辑模块用于多个SRIO控制器的请求的访问控制，流水线逻辑模块用于SRIO控制器、包转发逻辑模块、仲裁逻辑模块以及SRAM存储体之间的数据流控制；本发明的优点在于：解决基于DDR的存储设备的存储体的容量扩展以及存在刷新时间的问题。
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