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公开(公告)号：CN101937382A
公开(公告)日：2011-01-05
申请号：CN201010273966.4
申请日：2010-09-02
申请人： 中国电子科技集团公司第三十八研究所
IPC分类号： G06F11/267
摘要： 本发明公开了一种基于JTAG的多片微处理器同步调试方法，其包括JTAG扫描链路采用串行菊花链方式连接；根据具体的芯片数目以及连接的JTAG扫描链路的长度来控制TMS信号和TDI信号，当所有的数据都串行移位到对应的扫描链上后，通过TMS信号同时改变TAP的状态，将这些数据同步加载到对应的处理器内核调试控制逻辑电路中，实现所有芯片的同步调试操作。
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公开(公告)号：CN101937382B
公开(公告)日：2012-05-30
申请号：CN201010273966.4
申请日：2010-09-02
申请人： 中国电子科技集团公司第三十八研究所
IPC分类号： G06F11/267
摘要： 本发明公开了一种基于JTAG的多片微处理器同步调试方法，其包括JTAG扫描链路采用串行菊花链方式连接；根据具体的芯片数目以及连接的JTAG扫描链路的长度来控制TMS信号和TDI信号，当所有的数据都串行移位到对应的扫描链上后，通过TMS信号同时改变TAP的状态，将这些数据同步加载到对应的处理器内核调试控制逻辑电路中，实现所有芯片的同步调试操作。
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公开(公告)号：CN115457287A
公开(公告)日：2022-12-09
申请号：CN202211051503.2
申请日：2022-08-30
申请人： 中国电子科技集团公司第三十八研究所
摘要： 本发明提供一种利用卷积神经网络同时进行目标检测与回归分析的方法、系统、存储介质和电子设备，涉及深度学习领域。本发明包括：将图像输入卷积神经网络，分阶段提取图像特征，分别通过目标检测金字塔网络结构和回归分析金字塔网络结构的处理，对应获取多个不同尺度的第一特征图，以及多个不同尺度的第二特征图；将各个所述第一特征图分别输入对应的预设第一深度学习模型，获取目标形状位置和/或种类输出；将各个所述第二特征图分别输入对应的预设第二深度学习模型，获取与目标的形状位置无关的回归分析输出。本发明提出的方法可以实现复杂场景下同时进行目标检测与回归分析，并帮助训练过程，使网络结构可以表示复杂的回归分析关系。
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公开(公告)号：CN115906963A
公开(公告)日：2023-04-04
申请号：CN202211166984.1
申请日：2022-09-23
申请人： 中国电子科技集团公司第三十八研究所
摘要： 本发明提供一种用于深度学习模型推理硬件加速的模型转换方法、系统、存储介质和电子设备，涉及深度学习技术领域。本发明包括：对深度学习模型中无法直接部署于硬件的原始的大卷积核，采用多层小卷积核替换大卷积核；根据大卷积核、各层小卷积核的权重差异，采用遗传算法分别确定各层小卷积核的权重；将转换后的深度学习模型部署在硬件上，用于获取输入特征图的卷积结果，从而获取深度学习模型的最终推理结果。通过多个串行执行的小卷积核替换大卷积核，多个小卷积核的权重通过大卷积核的权重直接计算得到，尽可能减少替换过程对输出的影响，不需要重新训练网络模型，且计算量小，实现直接部署网络模型。
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公开(公告)号：CN113988001B
公开(公告)日：2022-12-16
申请号：CN202111319309.3
申请日：2021-11-09
申请人： 中国电子科技集团公司第三十八研究所
IPC分类号： G06F30/398 , G06N3/04 , G06N3/063
摘要： 一种深度学习模型中最大池化层运算电路装置，其中输入特征图SRAM阵列用于存放深度学习模型最大池化层的输入特征图；输出特征图SRAM阵列用于存放输出特征图；输入交叉开关把从输入特征图SRAM阵列读取的输入特征图传送给最大池化电路，输出交叉开关把最大池化电路的计算结果传送给输出特征图SRAM阵列；最大池化电路的三组比较器电路分别对输入的每列16、15、16个数据进行两两、3个一组及4个一组的比较，三组比较器电路的输出端通过选择器电路连接输出交叉开关；所有比较器电路和选择器电路接受全局配置寄存器的控制。本发明的优点在于：可以同时快速处理16行或15行特征图，计算其最大池化结果，并将结果存回存放结果特征图的存储器。
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公开(公告)号：CN113988001A
公开(公告)日：2022-01-28
申请号：CN202111319309.3
申请日：2021-11-09
申请人： 中国电子科技集团公司第三十八研究所
IPC分类号： G06F30/398 , G06N3/04 , G06N3/063
摘要： 一种深度学习模型中最大池化层运算电路装置，其中输入特征图SRAM阵列用于存放深度学习模型最大池化层的输入特征图；输出特征图SRAM阵列用于存放输出特征图；输入交叉开关把从输入特征图SRAM阵列读取的输入特征图传送给最大池化电路，输出交叉开关把最大池化电路的计算结果传送给输出特征图SRAM阵列；最大池化电路的三组比较器电路分别对输入的每列16、15、16个数据进行两两、3个一组及4个一组的比较，三组比较器电路的输出端通过选择器电路连接输出交叉开关；所有比较器电路和选择器电路接受全局配置寄存器的控制。本发明的优点在于：可以同时快速处理16行或15行特征图，计算其最大池化结果，并将结果存回存放结果特征图的存储器。
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公开(公告)号：CN102681924A
公开(公告)日：2012-09-19
申请号：CN201210119166.6
申请日：2012-04-21
申请人： 中国电子科技集团公司第三十八研究所
IPC分类号： G06F11/26
摘要： 本发明公开了一种软硬件协同验证平台，其包括上位机、虚拟在线仿真器ICE和被测设计DUV及通信部分，虚拟在线仿真器ICE与上位机之间的通信通过服务器之间的串口，虚拟在线仿真器ICE与被测设计DUV之间由编程语言接口PLI相连，其中上位机在一台安装Linux操作系统的服务器上实现，而虚拟ICE、PLI、及DUV在另外一台安装Linux操作系统的服务器上实现。本验证平台的验证环境只需要较大存储空间的服务器即可实现，解决了软硬件协同产品容量有限的问题，可以实现芯片在设计前端的系统级验证，且服务器的价格较低，降低了集成产品开发的成本，另外由于本发明完全由软件实现，避免了硬件调试的冗长周期，加速了产品的开发进程，为产品的尽早上市争取了宝贵的时间。
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公开(公告)号：CN101957743A
公开(公告)日：2011-01-26
申请号：CN201010507954.3
申请日：2010-10-12
申请人： 中国电子科技集团公司第三十八研究所
摘要： 本发明公开了一种并行数字信号处理器，包括程序存储器，用于向程序存储器提供地址、缓存来自程序存储器指令并将指令拼接成并行执行行发射到译码单元的取指缓冲单元，用于对执行行中的每条指令进行译码的译码单元，用于接受译码单元产生的第一、二类控制信号组并根据控制信号组的状态进行指令执行处理的执行核，用于接受译码单元产生的第三类控制信号组并根据控制信号组的状态进行存储器访问处理的地址产生单元，用于接受译码单元产生的第四类控制信号组并根据控制信号组的状态进行控制/标志寄存器访问指令处理的控制/标志寄存器访问单元，用于接受来自执行核读、写请求的数据存储器及用于连接数据存储器和执行核的数据总线。
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公开(公告)号：CN114255399A
公开(公告)日：2022-03-29
申请号：CN202111471155.X
申请日：2021-12-03
申请人： 中国电子科技集团公司第三十八研究所
IPC分类号： G06V20/10 , G06V10/774 , G06V10/764 , G06V10/82 , G06K9/62 , G06N3/04 , G06N3/08
摘要： 一种基于非对称PAD卷积计算实现数据连续更新的目标分类方法，在对连续更新的图像数据的卷积计算中，在图像的高度或者宽度方向上进行非对称填充，将若干图像通过高度或宽度方向上未填充的边缘进行连续拼接；拼接后的图像输出进行卷积处理，得到目标分类特征。若每次更新的数据不足以完成一个完整的卷积运算，卷积运算分多次进行，每次卷积计算的中间结果进行缓存后拼接，该方法可以减少多次卷积神经网络推理过程中的重复计算，减少每次推理过程的计算量，提高计算效率。本发明采用非对称的填充方法，无需等物体数据全部采样完成再对物体进行目标识别，从而实现连续更新数据的目标分类，解决因图像拼接带来的目标识别错误的问题。
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公开(公告)号：CN104461979A
公开(公告)日：2015-03-25
申请号：CN201410614607.9
申请日：2014-11-04
申请人： 中国电子科技集团公司第三十八研究所
IPC分类号： G06F13/38
CPC分类号： G06F13/28 , G06F13/4031 , G06F2213/0024
摘要： 一种基于环形总线的多核片上通信网络实现方法，片上通信网络采用基于多个同构节点的双通道环形总线，传输任务以包的形式存在。所述环形总线的每个节点分上、下、左、右四个方向，每个方向提供2个通道的接口，其中左、右两个方向接口用来做总线通道，上、下两个方向接口用来做各功能模块与总线间的互连接口。本发明的优点在于：通过本发明的同构节点的设计，使环形总线结构的可扩展性与可实现性增强，可以有效地减少片上大量模块互连带来的挑战。每个节点内部提供两个方向各一个通道，节点根据两个方案的拥堵情况选择将要转发的包的发送方向，这样将减少总线延迟并增大带宽。
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