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公开(公告)号：CN105045646B
公开(公告)日：2018-04-03
申请号：CN201510475324.5
申请日：2015-08-06
申请人： 中国电子科技集团公司第三十八研究所
IPC分类号： G06F8/41
摘要： 本发明涉及一种分簇结构的部分谓词实现及编译优化方法，包括通过数据总线与各个片上内存进行双向通讯的计算簇X簇、Y簇、Z簇和T簇，以及通过地址总线与各个片上内存进行双向通讯的地址簇U簇、V簇和W簇，在X簇、Y簇、Z簇和T簇上分别设置谓词寄存器CPred，各个计算簇上的谓词寄存器CPred分别控制各个计算簇的谓词执行。本发明的部分谓词在分簇结构上的实现，每个计算簇都具备独立进行条件运算的能力，而且每个计算簇上的条件域并不要求全是真假，增强了条件并行执行的能力；此外，一般谓词的实现则补充了分簇结构的谓词机制，提高了分簇结构谓词机制的灵活度和通用性。
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公开(公告)号：CN107239260B
公开(公告)日：2020-07-24
申请号：CN201710328842.3
申请日：2017-05-11
申请人： 中国电子科技集团公司第三十八研究所
摘要： 本发明涉及一种面向数字信号处理器的多谓词控制及编译优化方法，多谓词控制指令格式为：(p(1),p(2),…,p(n))Rs＝Rm op Rn，含义为p(1),p(2),…,p(n),n>＝1，n个控制谓词都为真时，指令Rs＝Rm op Rn正常执行，否则Rs＝Rm op Rn作废；其中，Rs＝Rm op Rn指代计算指令或访存指令，p(1),p(2),…,p(n)为虚拟谓词寄存器；Rm、Rn、Rs为通用寄存器。本发明采用多谓词控制形式可以更为灵活高效地支持多个条件转换为谓词，生成的代码效率更高；多谓词形式消除了谓词定义嵌套的现象，多谓词控制使得谓词计算全局化、扁平化。
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公开(公告)号：CN104572020A
公开(公告)日：2015-04-29
申请号：CN201410853913.8
申请日：2014-12-31
申请人： 中国电子科技集团公司第三十八研究所
IPC分类号： G06F9/30
摘要： 本发明公开了一种寄存器堆分页式扩展装置及其实现方法。该寄存器堆分页式扩展装置包括分页式机器码识别模块、分页式标志信息分配模块、译码器模块、分页式控制信息集成模块、分页式通用寄存器堆模块。分页式机器码识别模块用于识别处理器在每个时钟周期接收的指令行中的分页式特殊机器码，并输出分页式标志信息交由分页式标志信息分配模块进行指令相匹配，匹配后的分页式信息分配至运算部件及数据传输通道对应的译码器模块。译码器对分页式选择信息译码并输出。分页式控制信息集成模块将译码器模块输出的信息集成至分页式通用寄存器堆。本发明还公开寄存器堆分页式扩展的实现方法。
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公开(公告)号：CN102117197A
公开(公告)日：2011-07-06
申请号：CN201110051310.2
申请日：2011-03-04
申请人： 中国电子科技集团公司第三十八研究所
IPC分类号： G06F9/30
摘要： 本发明涉及高性能通用信号处理器指令分配装置，根据高性能通用信号处理器芯片存在多条指令对应多个执行单元或者通道的“多对多”情况，采用指令分核模块、指令分类模块、指令分配模块和多核指令分配集成模块的组合，实现了多对多的自动化分配及优先级的指定分配，有效的解决了指定执行单元或者传输通道以及多条指令同时抢占同一个执行单元的分配难题，完成了BWDSP100芯片所有指令高效、快速、合理的分配任务，实现了可编程超大规模DSP集成电路芯片运算执行资源占用及传输通道调度的完整功能。
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公开(公告)号：CN101957743A
公开(公告)日：2011-01-26
申请号：CN201010507954.3
申请日：2010-10-12
申请人： 中国电子科技集团公司第三十八研究所
摘要： 本发明公开了一种并行数字信号处理器，包括程序存储器，用于向程序存储器提供地址、缓存来自程序存储器指令并将指令拼接成并行执行行发射到译码单元的取指缓冲单元，用于对执行行中的每条指令进行译码的译码单元，用于接受译码单元产生的第一、二类控制信号组并根据控制信号组的状态进行指令执行处理的执行核，用于接受译码单元产生的第三类控制信号组并根据控制信号组的状态进行存储器访问处理的地址产生单元，用于接受译码单元产生的第四类控制信号组并根据控制信号组的状态进行控制/标志寄存器访问指令处理的控制/标志寄存器访问单元，用于接受来自执行核读、写请求的数据存储器及用于连接数据存储器和执行核的数据总线。
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公开(公告)号：CN107239260A
公开(公告)日：2017-10-10
申请号：CN201710328842.3
申请日：2017-05-11
申请人： 中国电子科技集团公司第三十八研究所
摘要： 本发明涉及一种面向数字信号处理器的多谓词控制及编译优化方法，多谓词控制指令格式为：(p(1),p(2),…,p(n))Rs＝Rm op Rn，含义为p(1),p(2),…,p(n),n>＝1，n个控制谓词都为真时，指令Rs＝Rm op Rn正常执行，否则Rs＝Rm op Rn作废；其中，Rs＝Rm op Rn指代计算指令或访存指令，p(1),p(2),…,p(n)为虚拟谓词寄存器；Rm、Rn、Rs为通用寄存器。本发明采用多谓词控制形式可以更为灵活高效地支持多个条件转换为谓词，生成的代码效率更高；多谓词形式消除了谓词定义嵌套的现象，多谓词控制使得谓词计算全局化、扁平化。
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公开(公告)号：CN101957743B
公开(公告)日：2012-08-29
申请号：CN201010507954.3
申请日：2010-10-12
申请人： 中国电子科技集团公司第三十八研究所
摘要： 本发明公开了一种并行数字信号处理器，包括程序存储器，用于向程序存储器提供地址、缓存来自程序存储器指令并将指令拼接成并行执行行发射到译码单元的取指缓冲单元，用于对执行行中的每条指令进行译码的译码单元，用于接受译码单元产生的第一、二类控制信号组并根据控制信号组的状态进行指令执行处理的执行核，用于接受译码单元产生的第三类控制信号组并根据控制信号组的状态进行存储器访问处理的地址产生单元，用于接受译码单元产生的第四类控制信号组并根据控制信号组的状态进行控制/标志寄存器访问指令处理的控制/标志寄存器访问单元，用于接受来自执行核读、写请求的数据存储器及用于连接数据存储器和执行核的数据总线。
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公开(公告)号：CN102117197B
公开(公告)日：2012-08-15
申请号：CN201110051310.2
申请日：2011-03-04
申请人： 中国电子科技集团公司第三十八研究所
IPC分类号： G06F9/30
摘要： 本发明涉及高性能通用信号处理器指令分配装置，根据高性能通用信号处理器芯片存在多条指令对应多个执行单元或者通道的“多对多”情况，采用指令分核模块、指令分类模块、指令分配模块和多核指令分配集成模块的组合，实现了多对多的自动化分配及优先级的指定分配，有效的解决了指定执行单元或者传输通道以及多条指令同时抢占同一个执行单元的分配难题，完成了BWDSP100芯片所有指令高效、快速、合理的分配任务，实现了可编程超大规模DSP集成电路芯片运算执行资源占用及传输通道调度的完整功能。
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公开(公告)号：CN104361587B
公开(公告)日：2017-05-31
申请号：CN201410614591.1
申请日：2014-11-04
申请人： 中国电子科技集团公司第三十八研究所
摘要： 一种应用于DSP的直方图统计的实现装置，包括：查找表模块、读控制模块、写控制模块、查找表相关模块、寄存器组，读控制模块和查找表相关模块在取指极，查找表模块在执行级，写控制模块在返回级，查找表模块由4个SRAM组成；读控制模块产生读查找表模块的地址、使能和片选信号；写控制模块用于加法运算和产生写查找表模块的地址、数据、使能和片选信号；查找表相关模块产生写操作和读操作的相关标志；寄存器组，对控制信号和数据寄存，以及流水线停顿。本发明还提供一种应用于DSP的直方图统计的实现方法。发明的优点在于：用户可以根据溢出标志对像素数的位宽任意扩展，满足多种需求，采用流水线结构，执行效率提高。
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公开(公告)号：CN104361587A
公开(公告)日：2015-02-18
申请号：CN201410614591.1
申请日：2014-11-04
申请人： 中国电子科技集团公司第三十八研究所
IPC分类号： G06T7/00
CPC分类号： G06T1/20
摘要： 一种应用于DSP的直方图统计的实现装置，包括：查找表模块、读控制模块、写控制模块、查找表相关模块、寄存器组，读控制模块和查找表相关模块在取指极，查找表模块在执行级，写控制模块在返回级，查找表模块由4个SRAM组成；读控制模块产生读查找表模块的地址、使能和片选信号；写控制模块用于加法运算和产生写查找表模块的地址、数据、使能和片选信号；查找表相关模块产生写操作和读操作的相关标志；寄存器组，对控制信号和数据寄存，以及流水线停顿。本发明还提供一种应用于DSP的直方图统计的实现方法。发明的优点在于：用户可以根据溢出标志对像素数的位宽任意扩展，满足多种需求，采用流水线结构，执行效率提高。
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