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公开(公告)号：CN104298628B
公开(公告)日：2017-12-29
申请号：CN201410519692.0
申请日：2014-09-30
Applicant: 中国电子科技集团公司第三十八研究所
Abstract: 一种用于并发访问的数据存储器仲裁电路，包括：—用于连接外设通道请求接口的外设DMA通道一级仲裁模块，以固定优先级仲裁策略将请求同一存储器BLOCK的通道按从高优先级到低优先级排列；—用于连接本地访存通道和核间访存通道的访存通道一级仲裁模块；—用于连接外设DMA通道一级仲裁模块和访存通道一级仲裁模块的外设DMA通道与访存通道的二级仲裁模块；—原子操作指令保护模块，为每个存储器BLOCK设置原子操作保护标志位。本发明孩提供了一种用于并发访问的数据存储器的仲裁方法。本发明的优点在于：为多路外设DMA通道和多路访存通道并发请求多端口数据存储器提供了有效的仲裁策略，支持访存通道原子类型的请求，可以及时响应高优先级通道请求。
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公开(公告)号：CN106227684A
公开(公告)日：2016-12-14
申请号：CN201610627640.4
申请日：2016-08-03
Applicant: 中国电子科技集团公司第三十八研究所
CPC classification number: G06F13/1631 , G06F9/3867 , G06F9/3887 , G06F13/18
Abstract: 本发明涉及一种高性能DSP访存流水线，包括：访存地址计算模块，用于根据访存指令形式产生多个有效地址；访存地址冲突解决模块，用于判断多个地址的存储器访问冲突及确定地址发射排序；访存请求发送模块；访存请求接收模块；核间访存请求发送模块，用于检测核间访存请求，并将其发送出去；读访存数据回收模块，用于拼接发生冲突的多个读地址在多周期后返回的数据；读访存数据输出模块，用于输出读访存数据。本发明以流水线形式实现数据SRAM的读写；流水线深度较短，仅为５级，即单指令执行需要５个时钟周期；核间访存指令发送与接收模块可以实现两个DSP内核的紧耦合；访存地址冲突解决方案可以实现最大的数据吞吐效率。
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公开(公告)号：CN105512088A
公开(公告)日：2016-04-20
申请号：CN201510868187.1
申请日：2015-11-27
Applicant: 中国电子科技集团公司第三十八研究所
IPC: G06F15/78
CPC classification number: G06F15/7878
Abstract: 一种可重构的处理器架构，其内部包含4个指令缓存、16个运算宏、共享数据存储器、共享程序存储器及外设，所述16个运算宏通过4条指令总线连接到指令缓存，指令缓存连接到交叉开关，各外设也与交叉开关连接，运算宏、交叉开关连接到共享数据存储器，指令缓存连接到共享程序存储器，指令总线采用流水的方式；该可重构的处理器包含两种工作模式：离散和重组模式；重组模式将运算宏及指令流水进行重组，构建不同规模的逻辑核。本发明还提供了一种重构方法。本发明的优点在于：针对不同应用需求，进行处理器结构重组，实现不同应用特征下的计算平台通用化，统一处理器架构，方便用户学习。
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公开(公告)号：CN104298628A
公开(公告)日：2015-01-21
申请号：CN201410519692.0
申请日：2014-09-30
Applicant: 中国电子科技集团公司第三十八研究所
CPC classification number: G06F13/1605 , G06F13/34
Abstract: 一种用于并发访问的数据存储器仲裁电路，包括：—用于连接外设通道请求接口的外设DMA通道一级仲裁模块，以固定优先级仲裁策略将请求同一存储器BLOCK的通道按从高优先级到低优先级排列；—用于连接本地访存通道和核间访存通道的访存通道一级仲裁模块；—用于连接外设DMA通道一级仲裁模块和访存通道一级仲裁模块的外设DMA通道与访存通道的二级仲裁模块；—原子操作指令保护模块，为每个存储器BLOCK设置原子操作保护标志位。本发明孩提供了一种用于并发访问的数据存储器的仲裁方法。本发明的优点在于：为多路外设DMA通道和多路访存通道并发请求多端口数据存储器提供了有效的仲裁策略，支持访存通道原子类型的请求，可以及时响应高优先级通道请求。
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公开(公告)号：CN105512088B
公开(公告)日：2018-08-10
申请号：CN201510868187.1
申请日：2015-11-27
Applicant: 中国电子科技集团公司第三十八研究所
IPC: G06F15/78
Abstract: 一种可重构的处理器架构，其内部包含4个指令缓存、16个运算宏、共享数据存储器、共享程序存储器及外设，所述16个运算宏通过4条指令总线连接到指令缓存，指令缓存连接到交叉开关，各外设也与交叉开关连接，运算宏、交叉开关连接到共享数据存储器，指令缓存连接到共享程序存储器，指令总线采用流水的方式；该可重构的处理器包含两种工作模式：离散和重组模式；重组模式将运算宏及指令流水进行重组，构建不同规模的逻辑核。本发明还提供了一种重构方法。本发明的优点在于：针对不同应用需求，进行处理器结构重组，实现不同应用特征下的计算平台通用化，统一处理器架构，方便用户学习。
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Patent Agency Ranking
公开(公告)号：CN107505637A
公开(公告)日：2017-12-22
申请号：CN201710504784.5
申请日：2017-06-28
Applicant: 中国电子科技集团公司第三十八研究所
IPC: G01S19/25
Abstract: 本发明涉及一种基于相对伪距的热启动定位方法，该方法包括下列顺序的步骤：接收机对全部卫星信号进行捕获和跟踪，实现码同步、比特同步、帧同步；帧同步后读取首个完整子帧信息获得当前卫星信号的准确发射时间 虚构一个本地时间TLOT；利用星历和卫星信号的准确发射时间计算卫星位置，再结合虚构的本地时间TLOT建立相对伪距方程组。本发明降低了对热启动先验条件的依赖性，无需维护良好的本地时间、本地概略位置、RTC时钟等先验信息，只需要有保存完整的星历，即可在短时间内得到接收机的位置和本地时间。
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公开(公告)号：CN104361587B
公开(公告)日：2017-05-31
申请号：CN201410614591.1
申请日：2014-11-04
Applicant: 中国电子科技集团公司第三十八研究所
Abstract: 一种应用于DSP的直方图统计的实现装置，包括：查找表模块、读控制模块、写控制模块、查找表相关模块、寄存器组，读控制模块和查找表相关模块在取指极，查找表模块在执行级，写控制模块在返回级，查找表模块由4个SRAM组成；读控制模块产生读查找表模块的地址、使能和片选信号；写控制模块用于加法运算和产生写查找表模块的地址、数据、使能和片选信号；查找表相关模块产生写操作和读操作的相关标志；寄存器组，对控制信号和数据寄存，以及流水线停顿。本发明还提供一种应用于DSP的直方图统计的实现方法。发明的优点在于：用户可以根据溢出标志对像素数的位宽任意扩展，满足多种需求，采用流水线结构，执行效率提高。
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公开(公告)号：CN104361587A
公开(公告)日：2015-02-18
申请号：CN201410614591.1
申请日：2014-11-04
Applicant: 中国电子科技集团公司第三十八研究所
IPC: G06T7/00
CPC classification number: G06T1/20
Abstract: 一种应用于DSP的直方图统计的实现装置，包括：查找表模块、读控制模块、写控制模块、查找表相关模块、寄存器组，读控制模块和查找表相关模块在取指极，查找表模块在执行级，写控制模块在返回级，查找表模块由4个SRAM组成；读控制模块产生读查找表模块的地址、使能和片选信号；写控制模块用于加法运算和产生写查找表模块的地址、数据、使能和片选信号；查找表相关模块产生写操作和读操作的相关标志；寄存器组，对控制信号和数据寄存，以及流水线停顿。本发明还提供一种应用于DSP的直方图统计的实现方法。发明的优点在于：用户可以根据溢出标志对像素数的位宽任意扩展，满足多种需求，采用流水线结构，执行效率提高。
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公开(公告)号：CN104407837B
公开(公告)日：2017-09-19
申请号：CN201410781737.1
申请日：2014-12-16
Applicant: 中国电子科技集团公司第三十八研究所
IPC: G06F7/52
Abstract: 本发明公开了一种实现伽罗瓦域乘法的装置及其应用方法。该装置包括都采用选择器、乘法器、异或电路组成的选择前段模块、选择组件模块和选择后段模块。因此，本发明电路简洁鲜明、方便管理和优化，降低硬件实现以及电路开发的复杂性，达到了无需额外复杂电路同时提高性能的目的，同时减少存储消耗，在增加了处理效率同时降低了处理时间，减少了操作次数。选择前段模块包括选择器、乘法器和异或电路，根据被乘数、选择乘数、伽罗瓦系数得选择前段输出。选择组件模块包括选择器、乘法器和异或电路，根据选择前段输出、乘数、伽罗瓦系数得选择组件输出。选择后段模块包括选择器和异或电路，根据选择组件输出、乘数得伽罗瓦域乘的输出结果。
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公开(公告)号：CN104572519B
公开(公告)日：2017-06-27
申请号：CN201410801564.5
申请日：2014-12-22
Applicant: 中国电子科技集团公司第三十八研究所
Abstract: 本发明涉及一种用于多处理器的多端口访存控制器，包括指令通道，其输入端分别与多处理器的外设DMA通道、内核DMA通道的输出端相连，其输出端与仲裁模块的输入端相连，仲裁模块的输出端与存储器阵列的输入端相连，存储器阵列的输出端与数据通道的输入端相连，数据通道的输出端分别与多处理器的外设DMA通道、内核DMA通道的输入端相连。本发明还公开了一种用于多处理器的多端口访存控制器的控制方法。本发明为多路DMA通道并发请求提供了有效的响应机制，兼顾请求响应的实时性和存储器带宽充分利用的特点，能够提高访存数据的吞吐率，减小因为地址冲突所造成的等待时间。
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