公开(公告)号：CN110943745A

公开(公告)日：2020-03-31

申请号：CN201911204977.4

申请日：2019-11-29

Applicant: 中国电子科技集团公司第三十八研究所 ,  安徽芯纪元科技有限公司

Inventor： 贾光帅 ,  许聪 ,  李泉泉 ,  顾大晔 ,  叶文静 ,  陶子然 ,  尹健 ,  李岩

IPC: H03M13/09

Abstract: 本发明提供一种提前终止迭代输出结果的极化码BP译码方法及系统，包括：S1、筛选信道；S2、构造信息块并进行编码传输：信息块U包含K-KCRC个信息比特；K为每个极化码编码模块的信息长度，KCRC为添加CRC校验位的个数；在进行编码之前，再将CRC校验位添加到信息位中，那么K-KCRC个信息位添加上KCRC个CRC校验位就会进入极化码编码器；S3、接收信息块经编码传输的码字信号并进行译码过程：在译码方面，对收到的N个码字进行BP译码；每进行一次BP译码迭代可以得到信息块U的译码估计值 对所得的译码估计值进行GN矩阵校验和CRC校验：如果估计的信息比特同时满足GN矩阵校验和CRC校验，则可以停止译码；否则，将继续下一轮的BP迭代，直至同时满足GN矩阵校验和CRC校验或达到设定最大迭代次数。

公开(公告)号：CN108845962A

公开(公告)日：2018-11-20

申请号：CN201810502201.X

申请日：2018-05-23

Applicant: 中国电子科技集团公司第三十八研究所

Inventor： 顾大晔 ,  许聪 ,  贾光帅

IPC: G06F13/28

Abstract: 本发明涉及一种基于高速模数转换器接口协议的流式DMA控制器，包括：发送通道，用于解析总线时序，将总线上的数据按照配置的传输模式和同步方式进行数据拼接，转换成对应多通道的数据流，并实时的发送给JESD204B协议控制器；公共模块，用于控制发送通道和接收通道的运行，为发送通道和接收通道产生配置信号、同步信号，维护DMA控制器的内部状态；接收通道，用于接收来自JESD204B协议控制器的数据流，进行数据缓存、拆分，按照配置的传输模式和同步方式产生相应的AXI总线时序，将数据发送。本发明能够连接高速模数转换器接口协议控制器和芯片内部高速总线，以不同的模式完成AD数据流到内部存储网络的传输，以及从内部存储网络到DA数据流生成和传输。

公开(公告)号：CN104142811B

公开(公告)日：2017-02-01

申请号：CN201410341689.4

申请日：2014-07-18

Applicant: 中国电子科技集团公司第三十八研究所

Inventor： 王向前 ,  方志红 ,  贾光帅 ,  耿锐 ,  郭二辉 ,  洪一

IPC: G06F9/38

Abstract: 本发明涉及基于数字信号处理的高效并行处理优化方法，该方法包括下列顺序的步骤：（1）在原位逆序的基础上进行块原位部分逆序；（2）三阶/四阶合并（；3）中间的二阶合并循环（；4）最后两阶计算/最终逆序。本发明针对数字信号处理器的高数据并行处理能力，创新地提出基于块原位的部分逆序方法，在此基础上，构建高效的原位FFT算法，该FFT优化方法在保证时间效率的同时，大幅降低了对内存空间的需求，很好的满足数字信号处理领域对算法的空间受限的需求。

公开(公告)号：CN114254513B

公开(公告)日：2024-12-03

申请号：CN202111583903.3

申请日：2021-12-22

Applicant: 中国电子科技集团公司第三十八研究所

Inventor： 代泽洋 ,  张森 ,  马志刚 ,  方南军 ,  贾光帅 ,  耿锐 ,  史鸿声 ,  顾宗山 ,  邵威 ,  王晓明

IPC: G06F30/20

Abstract: 本发明公开一种雷达应用验证方法及验证平台，属于雷达技术领域，方法包括选取待验证的固态微波功率器件和信号处理器件，分别集成TR组件、信号处理模块和信号处理机，信号处理机内部集成若干个信号处理模块；将TR组件、信号处理模块和信号处理机置于缩比阵列雷达系统中；分别对TR组件、信号处理模块、信号处理机和缩比阵列雷达系统进行应用验证；根据验证结果，优化器件选型或优化模块设计。本发明可满足模块级、分系统级、系统级多级应用验证需求，通用性好。

公开(公告)号：CN104572020A

公开(公告)日：2015-04-29

申请号：CN201410853913.8

申请日：2014-12-31

Applicant: 中国电子科技集团公司第三十八研究所

Inventor： 孙立宏 ,  付秀兰 ,  宋何娟 ,  周东 ,  马强 ,  黄光红 ,  贾光帅 ,  龚晓华 ,  刘小明 ,  郭二辉

IPC: G06F9/30

Abstract: 本发明公开了一种寄存器堆分页式扩展装置及其实现方法。该寄存器堆分页式扩展装置包括分页式机器码识别模块、分页式标志信息分配模块、译码器模块、分页式控制信息集成模块、分页式通用寄存器堆模块。分页式机器码识别模块用于识别处理器在每个时钟周期接收的指令行中的分页式特殊机器码，并输出分页式标志信息交由分页式标志信息分配模块进行指令相匹配，匹配后的分页式信息分配至运算部件及数据传输通道对应的译码器模块。译码器对分页式选择信息译码并输出。分页式控制信息集成模块将译码器模块输出的信息集成至分页式通用寄存器堆。本发明还公开寄存器堆分页式扩展的实现方法。

公开(公告)号：CN104142811A

公开(公告)日：2014-11-12

申请号：CN201410341689.4

申请日：2014-07-18

Applicant: 中国电子科技集团公司第三十八研究所

Inventor： 王向前 ,  方志红 ,  贾光帅 ,  耿锐 ,  郭二辉 ,  洪一

IPC: G06F9/38

Abstract: 本发明涉及基于数字信号处理的高效并行处理优化方法，该方法包括下列顺序的步骤：（1）在原位逆序的基础上进行块原位部分逆序；（2）三阶/四阶合并；（3）中间的二阶合并循环；（4）最后两阶计算/最终逆序。本发明针对数字信号处理器的高数据并行处理能力，创新地提出基于块原位的部分逆序方法，在此基础上，构建高效的原位FFT算法，该FFT优化方法在保证时间效率的同时，大幅降低了对内存空间的需求，很好的满足数字信号处理领域对算法的空间受限的需求。

公开(公告)号：CN110943745B

公开(公告)日：2023-03-14

申请号：CN201911204977.4

申请日：2019-11-29

Applicant: 中国电子科技集团公司第三十八研究所 ,  安徽芯纪元科技有限公司

Inventor： 贾光帅 ,  许聪 ,  李泉泉 ,  顾大晔 ,  叶文静 ,  陶子然 ,  尹健 ,  李岩

IPC: H03M13/09

Abstract: 本发明提供一种提前终止迭代输出结果的极化码BP译码方法及系统，包括：S1、筛选信道；S2、构造信息块并进行编码传输：信息块U包含K‑KCRC个信息比特；K为每个极化码编码模块的信息长度，KCRC为添加CRC校验位的个数；在进行编码之前，再将CRC校验位添加到信息位中，那么K‑KCRC个信息位添加上KCRC个CRC校验位就会进入极化码编码器；S3、接收信息块经编码传输的码字信号并进行译码过程：在译码方面，对收到的N个码字进行BP译码；每进行一次BP译码迭代可以得到信息块U的译码估计值对所得的译码估计值进行GN矩阵校验和CRC校验：如果估计的信息比特同时满足GN矩阵校验和CRC校验，则可以停止译码；否则，将继续下一轮的BP迭代，直至同时满足GN矩阵校验和CRC校验或达到设定最大迭代次数。

公开(公告)号：CN114254513A

公开(公告)日：2022-03-29

申请号：CN202111583903.3

申请日：2021-12-22

Applicant: 中国电子科技集团公司第三十八研究所

Inventor： 代泽洋 ,  张森 ,  马志刚 ,  方南军 ,  贾光帅 ,  耿锐 ,  史鸿声 ,  顾宗山 ,  邵威 ,  王晓明

IPC: G06F30/20

Abstract: 本发明公开一种雷达应用验证方法及验证平台，属于雷达技术领域，方法包括选取待验证的固态微波功率器件和信号处理器件，分别集成TR组件、信号处理模块和信号处理机，信号处理机内部集成若干个信号处理模块；将TR组件、信号处理模块和信号处理机置于缩比阵列雷达系统中；分别对TR组件、信号处理模块、信号处理机和缩比阵列雷达系统进行应用验证；根据验证结果，优化器件选型或优化模块设计。本发明可满足模块级、分系统级、系统级多级应用验证需求，通用性好。

公开(公告)号：CN108845962B

公开(公告)日：2021-04-27

申请号：CN201810502201.X

申请日：2018-05-23

Applicant: 中国电子科技集团公司第三十八研究所

Inventor： 顾大晔 ,  许聪 ,  贾光帅

IPC: G06F13/28

Abstract: 本发明涉及一种基于高速模数转换器接口协议的流式DMA控制器，包括：发送通道，用于解析总线时序，将总线上的数据按照配置的传输模式和同步方式进行数据拼接，转换成对应多通道的数据流，并实时的发送给JESD204B协议控制器；公共模块，用于控制发送通道和接收通道的运行，为发送通道和接收通道产生配置信号、同步信号，维护DMA控制器的内部状态；接收通道，用于接收来自JESD204B协议控制器的数据流，进行数据缓存、拆分，按照配置的传输模式和同步方式产生相应的AXI总线时序，将数据发送。本发明能够连接高速模数转换器接口协议控制器和芯片内部高速总线，以不同的模式完成AD数据流到内部存储网络的传输，以及从内部存储网络到DA数据流生成和传输。

公开(公告)号：CN106547702B

公开(公告)日：2019-09-10

申请号：CN201610854766.5

申请日：2016-09-27

Applicant: 中国电子科技集团公司第三十八研究所

Inventor： 胡孔阳 ,  李岩 ,  胡海生 ,  贾光帅 ,  王媛 ,  刘小明

IPC: G06F12/02

Abstract: 本发明涉及一种双模8访存地址计算方法，包括：依据矩阵的类型选择相应的双模8访存地址计算公式；根据矩阵转置前的规模配置相应的基地址和偏移地址；通过计算后产生4个或8个有效地址，并以该地址读取一组矩阵转置前的数据；根据矩阵转置后的规模配置相应的基地址和偏移地址；通过计算后产生4或8个有效地址，并以该地址写入一组矩阵转置后的数据；将基地址加1，作为新一轮的基地址；判断矩阵是否转置完毕，若判断结果为是，则进入下一步，否则，返回步骤三；矩阵转置过程结束。本发明通过单字双模8访存地址计算可以缩短实数矩阵转置执行周期；通过双字双模8访存地址计算可以缩短虚数矩阵转置执行周期。