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公开(公告)号：CN119132939A
公开(公告)日：2024-12-13
申请号：CN202411215356.7
申请日：2024-08-30
Applicant: 上海华力集成电路制造有限公司
Abstract: 本发明提供了一种金属电极的制作方法及NMOS器件，属于半导体领域。该金属电极的制作方法包括提供一半导体结构，所述半导体结构具有栅极结构层。在所述栅极结构层表面沉积功函数金属层。在所述功函数金属层表面通过气相沉积的方式沉积第一阻挡层，所述气相沉积的温度为25℃～340℃。在所述第一阻挡层的表面沉积金属层，作为接触电极。本发明通过在沉积TiN层时，通过采用化学气相沉积，或物理气相沉积代替传统的原子层沉积沉积方式，降低了沉积的温度，从而能够减少TiAL层向TiN层扩散，进而能够防止TiAL层中的AL向金属层扩散，从而能够确保NMOS器件的性能达到预期的同时，还能够提高NMOS器件的良率。
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公开(公告)号：CN118366858A
公开(公告)日：2024-07-19
申请号：CN202410264794.6
申请日：2024-03-08
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/316 , H01L21/762
Abstract: 本发明提供一种改善因形成浅沟槽隔离结构而产生的缺陷的方法，所述方法包括：提供一半导体结构，其包括衬底、浅沟槽、栅极结构，其中，所述浅沟槽形成于所述衬底内并将所述衬底划分出多个有源区，所述栅极结构形成于各有源区的所述衬底的表面，且各栅极结构之间的间隔与所述浅沟槽连通形成深沟槽；于所述深沟槽内进行聚硅氮烷的填充，且所述聚硅氮烷延伸至所述深沟槽以外区域的表面；于所述聚硅氮烷的表面形成保护层；对所述聚硅氮烷进行退火工艺。通过本发明改善现有的利用聚氮硅烷填充形成STI时易产生污染的问题。
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公开(公告)号：CN118053812A
公开(公告)日：2024-05-17
申请号：CN202410330351.2
申请日：2024-03-21
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/8238 , H01L21/768
Abstract: 本发明公开了一种双应力介质层的制造方法，包括：步骤一、提供形成有第一图形结构的半导体衬底。步骤二、形成第一应力介质层。步骤三、形成第一填充介质层并平坦化，第一填充介质层将间隔区完全填充。步骤四、进行图形化刻蚀将第二区域的第一填充介质层和第一应力介质层都去除。步骤五、形成第二应力介质层。步骤六、形成第二填充介质层，第二填充介质层将第二应力介质层在交界间隔区围成的第一沟槽和第二区域中的间隔区完全填充。步骤七、将第一表面之上的第一和第二填充介质层和第二应力介质层去除。步骤八、对第一侧面处的第二应力介质层进行从上到下的刻蚀。本发明能防止在边界区域处出现两种应力介质层的堆叠结构。
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公开(公告)号：CN112289740B
公开(公告)日：2023-08-11
申请号：CN202011174800.7
申请日：2020-10-28
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/768
Abstract: 本发明公开了一种通孔的制造方法，包括步骤：步骤一、形成通孔开口，通孔开口将层间膜底部的半导体衬底表面露出；步骤二、进行通孔前清洗工艺以去除通孔开口底部的自然氧化层，包括分步骤：步骤21、生长第一氧化层；步骤22、采用溅射刻蚀工艺进行第一次氧化层刻蚀，第一次氧化层刻蚀完成后，通孔开口的底部表面上的氧化层的叠加层的剩余厚度小于侧面剩余的第一氧化层的厚度；步骤23、采用SiCoNi刻蚀工艺进行第二次氧化层刻蚀，第二次氧化层刻蚀对氧化层的刻蚀厚度等于第一氧化层的生长厚度。本发明能同时避免通孔前清洗工艺使对通孔开口底部的半导体衬底表面产生损耗使通孔开口的关键尺寸扩大，能扩大工艺窗口，提高产品性能。
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公开(公告)号：CN114032592A
公开(公告)日：2022-02-11
申请号：CN202111226412.3
申请日：2021-10-21
Applicant: 上海华力集成电路制造有限公司
Inventor： 鲍宇
IPC: C25D7/12 , H01L21/768 , C25D5/02 , C25D5/10 , C25D5/18
Abstract: 本申请公开了一种铜互连结构的形成方法，包括：在介质层中形成沟槽，介质层形成于衬底上方，衬底表面形成有半导体器件；在介质层和沟槽表面形成阻挡层；在阻挡层表面形成种籽层；通过电镀工艺在种籽层表面依次形成第一铜层和掺杂层；在掺杂层上形成第二铜层；进行平坦化处理，去除沟槽外的阻挡层、种籽层、第一铜层、掺杂层和第二铜层，使沟槽外的介质层暴露。本申请通过在铜层之间形成包含杂质元素的掺杂层，且该掺杂层形成的区域靠近沟槽表面，从而能够优化掺杂元素在铜层中的分布，在降低EM效应的同时不会明显增加器件的电阻，进而提高了器件的可靠性与良率。
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Patent Agency Ranking
公开(公告)号：CN110752150B
公开(公告)日：2022-02-01
申请号：CN201911023024.8
申请日：2019-10-25
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/033
Abstract: 本发明提供一种金属硬掩膜氮化钛颗粒缺陷的改善方法，提供一介电层，在所述介电层上以高氮气氛围溅射第一TiN层，所述第一TiN层延其厚度方向含氮量均匀；将步骤一中的所述高氮气氛围过渡至低氮气氛围，在所述第一TiN层上溅射第二TiN层，所述第二TiN层延其厚度方向含氮量逐渐降低；对所述第二TiN层表面进行等离子体处理，形成第三TiN层，所述第三TiN层延其厚度方向含氮量与所述第一TiN层延其厚度方向含氮量一致。本发明采用两步氮化钛沉积方法，克服了高氮气氛围溅射氮化钛颗粒导致缺陷的缺点，同时避免了低氮气氛围溅射氮化钛压应力较高的缺点，提高了产品的良率。
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公开(公告)号：CN112289740A
公开(公告)日：2021-01-29
申请号：CN202011174800.7
申请日：2020-10-28
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/768
Abstract: 本发明公开了一种通孔的制造方法，包括步骤：步骤一、形成通孔开口，通孔开口将层间膜底部的半导体衬底表面露出；步骤二、进行通孔前清洗工艺以去除通孔开口底部的自然氧化层，包括分步骤：步骤21、生长第一氧化层；步骤22、采用溅射刻蚀工艺进行第一次氧化层刻蚀，第一次氧化层刻蚀完成后，通孔开口的底部表面上的氧化层的叠加层的剩余厚度小于侧面剩余的第一氧化层的厚度；步骤23、采用SiCoNi刻蚀工艺进行第二次氧化层刻蚀，第二次氧化层刻蚀对氧化层的刻蚀厚度等于第一氧化层的生长厚度。本发明能同时避免通孔前清洗工艺使对通孔开口底部的半导体衬底表面产生损耗使通孔开口的关键尺寸扩大，能扩大工艺窗口，提高产品性能。
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公开(公告)号：CN109994424A
公开(公告)日：2019-07-09
申请号：CN201910231239.2
申请日：2019-03-26
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/768
Abstract: 本发明公开了一种用于28纳米及以下技术节点的接触孔结构中氮化钛膜的形成方法，包括：在接触孔开口处的衬底上进行氮化钛的第一次淀积并进行第一次处理，形成氮化钛初始层；在氮化钛初始层上进行氮化钛的第二次淀积并进行第二次处理，形成氮化钛主体层，氮化钛初始层的厚度比氮化钛主体层的厚度小，且氮化钛初始层和氮化钛主体层的厚度之和与接触孔结构中所需的氮化钛膜厚度相同。本发明改变了两次氮化钛淀积的厚度以及对淀积氮化钛进行处理的时间，使第一次形成的氮化钛膜比第二次形成的氮化钛膜薄，可以减轻第一次等离子体处理负荷，降低处理过程中的排气，从而获得膜质阻值符合要求、填充能力增强、成膜连续性良好的阻挡层。
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公开(公告)号：CN109637977A
公开(公告)日：2019-04-16
申请号：CN201811477084.2
申请日：2018-12-05
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/768
Abstract: 本发明公开了一种铜填充的凹槽结构，包括：凹槽，形成于第一介质层中；在凹槽的底部表面和侧面形成于阻挡层；在阻挡层的表面形成有纯铜的第一籽晶层；在第一籽晶层的位于凹槽的侧面的顶部的表面形成有铜合金的第二籽晶层；铜主体层将凹槽完全填充并形成凹槽结构，铜主体层的底部表面和侧面的底部和第一籽晶层直接接触用于降低凹槽结构的寄生电阻；铜主体层的侧面的顶部和第二籽晶层直接接触并通过第二籽晶层的铜合金材料降低凹槽结构的电迁移。本发明公开了一种铜填充的凹槽结构的制造方法。本发明能改善器件的EM性能，同时降低器件的寄生电阻；本发明特别适用于20nm以下的铜通孔的应用。
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公开(公告)号：CN116791061A
公开(公告)日：2023-09-22
申请号：CN202310782734.9
申请日：2023-06-29
Applicant: 上海华力集成电路制造有限公司
Abstract: 本发明提供一种改善腔体清洁效率的方法，所述方法包括：提供一能够实现原子层沉积工艺的腔体，所述腔体内有在形成铝钛合金薄膜的过程中产生的铝基附产物；将设于基座上的加热组件的位置随所述基座升至最高点，并在420℃～450℃的温度下加热4～8小时，且在加热的过程中使用氩气进行吹扫以清洁所述腔体，其中，所述基座设于所述腔体内，且其高度能够调节。通过本发明解决了现有的腔体清洁效率较低的问题。
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