公开(公告)号：CN107039266B

公开(公告)日：2021-10-22

申请号：CN201610974184.0

申请日：2016-11-04

Applicant: 三星电子株式会社

Inventor： 金湳健 ,  李赞美

IPC: H01L21/311 ,  H01L21/8242 ,  H01L27/108

Abstract: 一种半导体器件的制造方法包括：在基板上形成隔离层和由隔离层限定的有源区；在基板上形成绝缘层；在绝缘层上形成多个柱掩模，所述多个柱掩模彼此间隔开第一间隔和小于第一间隔的第二间隔；在所述多个柱掩模上形成间隔物；通过部分地去除间隔物，在其中所述多个柱掩模互相间隔开第二间隔的区域中形成掩模桥；以及通过使用所述多个柱掩模和所述掩模桥蚀刻绝缘层，形成暴露有源区的接触孔。

公开(公告)号：CN117116754A

公开(公告)日：2023-11-24

申请号：CN202310504816.7

申请日：2023-05-06

Applicant: 三星电子株式会社

Inventor： 郑祥教 ,  李赞美 ,  韩承熹 ,  洪定杓

IPC: H01L21/308

Abstract: 提供了用于制造半导体器件的方法，在所述方法中，在包括第一区域和第二区域的衬底上顺序地堆叠掩模层、缓冲层和第一芯模层。在所述第一区域中在所述缓冲层上形成第一芯模图案，并且在所述第二区域中形成覆盖所述缓冲层的第二芯模图案。在所述缓冲层上形成接触所述第一芯模图案和所述第二芯模图案的侧壁的第一间隔物。所述第一芯模图案被去除。在所述衬底上形成缓冲层图案和初步掩模图案。所述第二芯模图案被去除。另外，形成掩模图案。所述缓冲层包括与所述掩模层相比具有较低的电导率并且相对于所述掩模层具有蚀刻选择性的材料。

公开(公告)号：CN116406166A

公开(公告)日：2023-07-07

申请号：CN202211400112.7

申请日：2022-11-09

Applicant: 三星电子株式会社

Inventor： 李赞美 ,  李允雅 ,  朴相郁 ,  洪定杓

IPC: H10B99/00

Abstract: 提供了一种制造半导体存储器件的方法。该方法可以包括：在包括有源部分的半导体衬底上形成缓冲绝缘层；在缓冲绝缘层上形成位线结构；在每个位线结构的侧表面上形成位线间隔物；将缓冲绝缘层图案化以形成在第一方向上延伸的间隙区域，该间隙区域形成在位线结构之间并暴露有源部分的一部分；形成保护氧化物层以覆盖有源部分的通过间隙区域暴露的所述一部分；形成模制层以填充其中形成有保护氧化物层的间隙区域；分别在每个间隙区域中形成彼此间隔开的模制图案；在每个间隙区域中和模制图案之间形成围栏图案；去除模制图案以形成暴露保护氧化物层的接触区域；去除保护氧化物层；以及在接触区域中形成掩埋接触图案以接触有源部分的所述一部分。

公开(公告)号：CN116544109A

公开(公告)日：2023-08-04

申请号：CN202310086298.1

申请日：2023-02-01

Applicant: 三星电子株式会社

Inventor： 郑祥教 ,  李赞美 ,  李河英 ,  千广熙 ,  韩承憙

IPC: H01L21/308 ,  H01L21/311 ,  H10B12/00

Abstract: 一种制造半导体器件的方法，包括：通过使用第一材料在特征层上形成多个参考图案和外围图案，使得外围图案连接到多个参考图案的端部；通过使用第二材料在多个参考图案中的每一个参考图案的两个侧壁上形成多个第一间隔物；去除多个参考图案；通过使用第一材料在多个第一间隔物中的每一个第一间隔物的两个侧壁上形成多个第二间隔物；去除多个第一间隔物，使得多个第二间隔物和外围图案保留在特征层上；以及通过使用多个第二间隔物和外围图案作为蚀刻掩模来图案化特征层。

公开(公告)号：CN115802755A

公开(公告)日：2023-03-14

申请号：CN202210807591.8

申请日：2022-07-08

Applicant: 三星电子株式会社

Inventor： 李赞美 ,  朴相郁 ,  徐艺正 ,  郑祥教

IPC: H10B41/35 ,  H10B41/50 ,  H10B41/27 ,  H10B43/35 ,  H10B43/50 ,  H10B43/27 ,  H10B43/40 ,  H10B41/41

Abstract: 一种半导体存储器件包括：堆叠结构，该堆叠结构包括交替重复地堆叠在半导体衬底上的字线和层间介电图案；半导体图案，分别设置在竖直相邻的字线之间；位线，从半导体衬底竖直延伸并接触半导体图案；封盖绝缘图案，设置在位线与字线之间，并覆盖层间介电图案的侧表面；以及存储元件，分别设置在竖直相邻的层间介电图案之间。半导体图案中每一个包括接触位线的第一源/漏区、直接接触存储元件中的一个存储元件的第二源/漏区、以及位于第一源/漏区与第二源/漏区之间的沟道区。第一源/漏区的最大宽度大于沟道区的宽度。

公开(公告)号：CN107039266A

公开(公告)日：2017-08-11

申请号：CN201610974184.0

申请日：2016-11-04

Applicant: 三星电子株式会社

Inventor： 金湳健 ,  李赞美

IPC: H01L21/311 ,  H01L21/8242 ,  H01L27/108

CPC classification number: H01L21/76877 ,  H01L21/31144 ,  H01L21/76816 ,  H01L27/108 ,  H01L27/11 ,  H01L28/00 ,  H01L27/10888

Abstract: 一种半导体器件的制造方法包括：在基板上形成隔离层和由隔离层限定的有源区；在基板上形成绝缘层；在绝缘层上形成多个柱掩模，所述多个柱掩模彼此间隔开第一间隔和小于第一间隔的第二间隔；在所述多个柱掩模上形成间隔物；通过部分地去除间隔物，在其中所述多个柱掩模互相间隔开第二间隔的区域中形成掩模桥；以及通过使用所述多个柱掩模和所述掩模桥蚀刻绝缘层，形成暴露有源区的接触孔。