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Patent Agency Ranking
公开(公告)号：CN110610855B
公开(公告)日：2024-09-27
申请号：CN201910171174.7
申请日：2019-03-07
Applicant: 三星电子株式会社
IPC: H01L21/265 , H01L21/324 , H10B12/00
Abstract: 提供了一种制造半导体装置的方法。所述方法可以包括在基底的核心‑外围区域上形成栅极结构。基底还可以包括单元区域。所述方法还可以包括在栅极结构的侧壁上形成栅极间隔件；通过执行第一离子注入工艺在基底的核心‑外围区域中形成与栅极间隔件相邻的第一杂质区域；去除栅极间隔件；通过执行第二离子注入工艺在基底的核心‑外围区域中并且在栅极结构和第一杂质区域之间形成第二杂质区域；在栅极结构、第一杂质区域的上表面和第二杂质区域的上表面上形成应力膜；通过由于执行退火工艺使第一杂质区域和第二杂质区域结晶来形成再结晶区域。
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公开(公告)号：CN114171079A
公开(公告)日：2022-03-11
申请号：CN202111044466.8
申请日：2021-09-07
Applicant: 三星电子株式会社
IPC: G11C11/409 , G11C11/4094 , H01L27/108
Abstract: 一种集成电路装置，包括被配置为读出位线的电压变化的读出放大器，其中，读出放大器包括：读出放大器单元，其连接到位线和互补位线，被配置为响应于控制信号读出位线的电压变化，被配置为基于读出的电压变化调整读出位线和互补读出位线的电压，并且包括第一PMOS晶体管和第一NMOS晶体管；以及第一偏移消除单元，其响应于偏移消除信号将位线连接到互补读出位线，并且包括布置在第一NMOS晶体管和第一PMOS晶体管之间的第一偏移消除晶体管，其中，第一偏移消除晶体管与第一NMOS晶体管共享公共杂质区。
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公开(公告)号：CN114678416A
公开(公告)日：2022-06-28
申请号：CN202210319629.7
申请日：2019-03-07
Applicant: 三星电子株式会社
IPC: H01L29/423 , H01L29/10 , H01L29/78 , H01L27/108
Abstract: 提供了一种半导体装置。所述半导体装置包括：基底，包括形成有单元区域的第一区域和形成有核心‑外围区域的第二区域；栅极堆叠件，位于基底的第二区域上，栅极堆叠件包括包含氧化物的第一栅极绝缘膜、位于第一栅极绝缘膜上的包括铪的第二栅极绝缘膜、位于第二栅极绝缘膜上的包括镧和氮化钛的第一电极、位于第一电极上的第二电极；栅极堆叠绝缘膜，接触栅极堆叠件的侧表面和顶表面；杂质区域，具有设置在基底的第二区域中位于栅极堆叠件的至少一侧上的堆垛层错；氮化硅膜，覆盖杂质区域的上表面，氮化硅膜与栅极堆叠绝缘膜接触；以及接触件，穿过氮化硅膜延伸至杂质区域。
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公开(公告)号：CN118921984A
公开(公告)日：2024-11-08
申请号：CN202410367066.8
申请日：2024-03-28
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供一种半导体存储器装置。半导体存储器装置包括：衬底，其包括有源区；元件隔离膜，其设置在衬底中并且限定有源区；凹部，其设置在有源区中并且在第一方向上延伸；以及栅极结构，其在有源区上在第二方向上延伸，其中，栅极结构包括顺序地堆叠的栅极绝缘膜、栅极堆叠图案和栅极封盖图案，其中，栅极绝缘膜沿着有源区的上表面延伸，并且栅极绝缘膜的一部分填充凹部，并且其中，从衬底的下表面到元件隔离膜的底表面的高度小于从衬底的下表面到凹部的底表面的高度。
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公开(公告)号：CN110610855A
公开(公告)日：2019-12-24
申请号：CN201910171174.7
申请日：2019-03-07
Applicant: 三星电子株式会社
IPC: H01L21/265 , H01L21/324 , H01L21/8242
Abstract: 提供了一种制造半导体装置的方法。所述方法可以包括在基底的核心-外围区域上形成栅极结构。基底还可以包括单元区域。所述方法还可以包括在栅极结构的侧壁上形成栅极间隔件；通过执行第一离子注入工艺在基底的核心-外围区域中形成与栅极间隔件相邻的第一杂质区域；去除栅极间隔件；通过执行第二离子注入工艺在基底的核心-外围区域中并且在栅极结构和第一杂质区域之间形成第二杂质区域；在栅极结构、第一杂质区域的上表面和第二杂质区域的上表面上形成应力膜；通过由于执行退火工艺使第一杂质区域和第二杂质区域结晶来形成再结晶区域。
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