公开(公告)号：CN118983301A

公开(公告)日：2024-11-19

申请号：CN202411037918.3

申请日：2024-07-30

申请人： 上海华力集成电路制造有限公司

发明人： 赵新伟 ,  高金德

IPC分类号： H01L23/544 ,  H01L21/66 ,  G01N23/04 ,  G01N23/20008

摘要： 本发明提供一种测试结构、失效定位方法以及失效分析方法，测试结构包括：链式结构以及dummy金属线；链式结构包括第一金属层、第二金属层以及通孔，第一金属层位于第二金属层的上一层级，第一金属层通过通孔与第二金属层连接；第一金属层沿第一方向间隔排布形成多列，并沿第二方向间隔排布形成多行；链式结构与dummy金属线之间设置有定位结构，定位结构与第一金属层的列数和行数相对应设置，用于定位链式结构中的某一第一金属层的位置。如此配置，通过在链式结构与dummy金属线之间增设定位结构，使得操作人员在对超大面积链式结构进行测试时，能够在发现失效位置后，通过定位结构对失效位置进行定位，提升了失效定位的效率和准确性。

公开(公告)号：CN118983210A

公开(公告)日：2024-11-19

申请号：CN202411037898.X

申请日：2024-07-30

申请人： 上海华力集成电路制造有限公司

发明人： 沈耀庭 ,  张强强

IPC分类号： H01J37/02 ,  H01J37/317 ,  H01J37/06

摘要： 本发明涉及半导体技术领域，提供了一种电子喷淋装置及离子注入设备，所述电子喷淋装置包括：电子发生器和阻挡单元；所述电子发生器用于产生电子，所述电子发生器具有一电子发射口，所述电子发射口与工艺腔连通用于供电子进入工艺腔中；所述阻挡单元设置于所述工艺腔的内壁，所述工艺腔中具有用于放置晶圆的放置位；沿离子束的照射方向，所述阻挡单元位于所述电子发射口与所述放置位之间；沿第一方向，所述阻挡单元位于所述电子发射口与所述离子束之间，所述第一方向为由电子发射口垂直指向离子束的方向。如此配置，本发明的电子喷淋装置，可对离子束进行中和，且可保证晶圆表面的电荷分布均匀。

公开(公告)号：CN118969732A

公开(公告)日：2024-11-15

申请号：CN202411019201.6

申请日：2024-07-26

申请人： 上海华力集成电路制造有限公司

发明人： 陶芬芬 ,  张亮 ,  高海霞

IPC分类号： H01L21/77 ,  H01L27/12

摘要： 本发明提供一种倒梯形锗硅的形成方法，包括：提供一半导体结构，包括衬底、阱区、栅极结构、侧墙及LDD注入区；于半导体结构的表面形成硬掩膜层，并对其进行刻蚀以漏出PMOS器件区的源漏区的衬底；对漏出的源漏区的衬底进行第一次刻蚀以形成第一沟槽，且第一沟槽的中间深度小于100nm；对第一沟槽继续进行第二次刻蚀以形成第二沟槽，使得第二沟槽以第一沟槽的中间位置作为分界分为连通的上部沟槽与下部沟槽；对第二沟槽进行原位预清洁以使得连通的上部沟槽与下部沟槽整体横截面呈倒梯形；于第二沟槽内形成锗硅外延层。通过本发明解决了现有的PMOS的运行速度较低的问题。

公开(公告)号：CN118938611A

公开(公告)日：2024-11-12

申请号：CN202411215559.6

申请日：2024-08-30

申请人： 上海华力集成电路制造有限公司

发明人： 李崇兴 ,  张驰 ,  赵弘文

IPC分类号： G03F7/20

摘要： 本发明提供一种套刻误差量测准确度评估方法，包括：设置套刻标识；完成前层的光刻、刻蚀工艺，将前层套刻标识形成在前层上；第一次完成当层的光刻，量测当层对前层的套刻误差；根据第一次的套刻误差量测结果生成补偿值，在特殊区域生成预设的特殊补偿值；对晶圆进行返工，根据生成的补偿值进行二次曝光；再次测量二次曝光后的套刻误差，将预设的特殊补偿值与量测得到的特殊补偿值进行相关性分析，或者将补偿后实际量测的套刻误差与补偿后预测的的套刻误差进行相关性分析；根据相关性分析结果判断量测的准确度。本发明方便快速的对线上的量测方式进行评估；灵活性较大，通过特殊区域的特殊补偿值的设置排除晶圆边缘标识受其他工艺过程的影响。

公开(公告)号：CN115148739B

公开(公告)日：2024-11-01

申请号：CN202210783432.9

申请日：2022-06-27

申请人： 上海华力集成电路制造有限公司

发明人： 樊秦

IPC分类号： H10B10/00

摘要： 本发明提供一种静态随机存储器的形成方法，通过利用图形化的第一硬掩膜层和图形化的第二硬掩膜层为掩膜刻蚀栅极材料层，可以将图形化的第一硬掩膜层中的第一掩膜图形以及将图形化的第二硬掩膜层中的第二掩膜图形和第三掩膜图形转移到栅极材料层中，由此在第一图形区、第二图形区和第三图形区形成宽度不同的栅极，其中，第一图形区的栅极的宽度与第一掩膜图形的宽度相同，第二图形区的栅极的宽度与第二掩膜图形的宽度相同，第三图形区的栅极的宽度与第三掩膜图形的宽度相同，从而实现在不同的区域放置不同尺寸的栅极的工艺需求，减少静态随机存储器中的冗余模块的数量，从而减少冗余模块占用的面积。

公开(公告)号：CN114023723B

公开(公告)日：2024-11-01

申请号：CN202111226509.4

申请日：2021-10-21

申请人： 上海华力集成电路制造有限公司

发明人： 夏禹

IPC分类号： H01L23/544 ,  H01L21/66

摘要： 本发明提供一种高压器件测试结构，包括：衬底和测试单元，所述衬底包括：中压IO区以及位于中压IO区两侧的两个低压核心区；所述测试单元包括：依次相连的第一焊盘、第一个第一测试部件、第二测试部件、第二个第一测试部件和第二焊盘，各所述第一测试部件分别对应设置于各所述低压核心区上，所述第二测试部件设置于所述中压IO区上。本发明还提供一种缺陷检测方法。本申请利用第一测试部件对应检测低压核心区上是否有Dummy Poly的残留以及利用第二测试部件对应检测中压IO区上是否有Dummy Poly的残留，可以针对高压器件金属栅极制程稳定性实现大量且全面的检测，提高了检测的速度和效率。

公开(公告)号：CN118857547A

公开(公告)日：2024-10-29

申请号：CN202410748924.3

申请日：2024-06-11

申请人： 上海华力集成电路制造有限公司

发明人： 邓必文

IPC分类号： G01L19/06

摘要： 本发明提供一种用于保护压力计的缓冲器，缓冲器置于连接反应腔室与压力计的联通管内，包括：上半部结构及下半部结构，上半部结构包括呈半圆柱体的上外围固定部及多个圆形的上实心缓冲板，且上实心缓冲板间隔嵌套于上外围固定部的同一侧；下半部结构包括呈半圆柱体的下外围固定部、多个圆形的下实心缓冲板及至少一个圆形的带孔缓冲板，且各下实心缓冲板及带孔缓冲板均间隔嵌套于下外围固定部的同一侧，带孔缓冲板位于下外围固定部的边缘处，且在置于连通管内时，带孔缓冲板所处的一端靠近压力计。通过本发明解决了现有的压力计因弹性元件被腐蚀或堆积生成物而导致弹性功能受损的问题。

公开(公告)号：CN114121674B

公开(公告)日：2024-10-29

申请号：CN202111399600.6

申请日：2021-11-24

申请人： 上海华力集成电路制造有限公司

发明人： 高海霞 ,  温海东

IPC分类号： H01L21/336 ,  H01L29/423 ,  H01L29/788

摘要： 本发明公开了一种超快闪存储器侧壁TiN浮栅制作方法，包括：按现有技术完成前序工序，直至完成沟槽刻蚀；转至HK FOUP，沉积TiN；沉积包裹层，包裹TiN；晶背清洗转至HL FOUP；光刻定义保护区和非保护区，形成遮蔽层保护保护区，露出非保护区；转至HK FOUP，刻蚀去除非保护区的包裹层，露出非保护区的TiN；去除保护区的遮蔽层；刻蚀去除非保护区的TiN；沉积包裹层，包裹保护区的TiN；刻蚀去除保护区顶部和沟槽底部的包裹层，形成包裹层侧壁；刻蚀去除保护区顶部和沟槽底部的TiN以及包裹层侧壁，保留沟槽侧壁的TiN。本发明能避免超快闪存储器侧壁TiN浮栅制作过程中受到污染，提高器件性能和均一性。

公开(公告)号：CN112632162B

公开(公告)日：2024-10-29

申请号：CN202011480920.X

申请日：2020-12-16

申请人： 上海华力集成电路制造有限公司

发明人： 许伟 ,  钱春霞 ,  周菁 ,  徐秋晨 ,  陈怡

IPC分类号： G06F16/25 ,  G06F16/28 ,  G06F16/958 ,  G06F40/183 ,  G06Q10/0639 ,  G06Q50/04

摘要： 本发明公开了一种制造业生产监控报表系统，采用网页化B/S架构，包括前端的应用层以及后台的门户层和基础层；所述应用层用于向用户提供应用模块并显示对应的生产指标图表；所述基础层用于对原始生产数据进行抽取并进行后台对象持久化处理；所述门户层连接所述基础层和所述应用层，其用于对所述用户在所述应用层的访问请求进行身份验证，且当验证通过时将所述应用层的应用模块与所述基础层的后端数据建立联系。本发明根据实际生产数据进行ETL处理，再结合统计学原理、可视化技术、页面渲染技术CSS以及浏览器端脚本等，自动根据原始生产数据绘制相应的生产指标图表，以满足网页报表系统界面对生产指标图表、动态特效和双浏览模式的需求。

公开(公告)号：CN118829187A

公开(公告)日：2024-10-22

申请号：CN202310423439.4

申请日：2023-04-19

申请人： 上海华力集成电路制造有限公司

发明人： 袁媛 ,  田志 ,  姬峰 ,  刘涛

IPC分类号： H10B10/00

摘要： 本发明提供一种改善SRAM运行速度的工艺方法，位于衬底上有源区；有源区包括低压区域的有源区、中压区域的有源区和高压区域的有源区；低压区域的有源区包括低压PMOS有源区和低压NMOS有源区；低压PMOS有源区和低压NMOS有源区之间设有STI区；在半导体结构上覆盖氧化层和HTO膜层；在HTO膜层上形成硬掩膜；进行光刻将低压区域的有源区上的硬掩膜露出；将露出的低压区域的有源区上的硬掩膜及该硬掩膜下的HTO膜层及氧化层进行去除，将低压PMOS有源区和低压NMOS有源区露出，及低压PMOS有源区和低压NMOS有源区之间的STI区也被露出；通过控制刻蚀速率，使得低压PMOS有源区和低压NMOS有源区之间的STI区的高度小于低压PMOS有源区和低压NMOS有源区的高度。