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公开(公告)号：CN109308993A
公开(公告)日：2019-02-05
申请号：CN201810991770.5
申请日：2018-08-29
申请人： 上海华力集成电路制造有限公司
IPC分类号： H01L21/027 , G03F7/00
摘要： 本发明公开了一种集成电路制造工艺的返工方法，包括步骤：步骤一、在半导体衬底上形成光刻胶，进行第一次光刻工艺；步骤二、进行显影后检测，在显影后检测超范围时进行如下返工步骤：步骤21、采用空白光罩对光刻胶进行全面的第二次曝光；步骤22、进行第二次显影将光刻胶进行第一次去除；步骤23、采用光刻胶减量工艺溶解对光刻胶进行第二次去除。本发明能增加光刻胶的去除率，能防止光刻胶残留，能消除光刻胶残留对后续湿法刻蚀机台产生污染。
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公开(公告)号：CN117434794A
公开(公告)日：2024-01-23
申请号：CN202210817456.1
申请日：2022-07-12
申请人： 上海华力集成电路制造有限公司
摘要： 本发明提供一种调节光刻胶局部厚度的方法，提供半导体前层结构，所述半导体前层结构包括不同高度的Fin结构以及将不同高度的Fin结构覆盖的堆叠结构；在堆叠结构表面旋涂光刻胶层，光刻胶层在堆叠结构表面第一区域的光刻胶层的厚度大于第二区域的光刻胶层的厚度；提供光罩，光罩上形成有包括用于对第一区域曝光的辅助图形和用于对第二区域曝光的图案；辅助图形包括多个以阵列分布的单元图形；利用光罩同时对光刻胶层的第一区域和第二区域曝光，调节曝光强度，使第一区域显影后其表面的部分随显影溶解，辅助图形不转移至第一区域的光刻胶层上，显影后第一区域的光刻胶层的厚度减小；同时使第二区域显影后，图案转移至该第二区域的光刻胶层上。
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公开(公告)号：CN110660733B
公开(公告)日：2022-02-01
申请号：CN201910940017.8
申请日：2019-09-30
申请人： 上海华力集成电路制造有限公司
IPC分类号： H01L21/768 , H01L21/027
摘要： 本发明公开了一种光刻工艺方法，包括步骤：步骤一、在半导体衬底表面形成包括依次叠加的第一底部抗反射涂层、第一光刻胶层、第二底部抗反射涂层和第二光刻胶层组成的双层式光刻胶结构；步骤二、采用第一光罩进行第一次曝光工艺使第一图形结构转移到第一光刻胶层上；步骤三、采用第二光罩进行第二次曝光工艺使第二图形结构转移到第二光刻胶层上；步骤四、对双层式光刻胶结构进行显影并以显影后的双层式光刻胶结构为掩膜对半导体衬底进行刻蚀将第一和第二图形结构同时转移到半导体衬底中，且第一图形结构位于第二图形结构的底部。本发明还公开了一种双大马士革工艺方法。本发明能采用一次显影和一次刻蚀工艺形成两层图形，能提高生产效率和可靠度。
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公开(公告)号：CN110660733A
公开(公告)日：2020-01-07
申请号：CN201910940017.8
申请日：2019-09-30
申请人： 上海华力集成电路制造有限公司
IPC分类号： H01L21/768 , H01L21/027
摘要： 本发明公开了一种光刻工艺方法，包括步骤：步骤一、在半导体衬底表面形成包括依次叠加的第一底部抗反射涂层、第一光刻胶层、第二底部抗反射涂层和第二光刻胶层组成的双层式光刻胶结构；步骤二、采用第一光罩进行第一次曝光工艺使第一图形结构转移到第一光刻胶层上；步骤三、采用第二光罩进行第二次曝光工艺使第二图形结构转移到第二光刻胶层上；步骤四、对双层式光刻胶结构进行显影并以显影后的双层式光刻胶结构为掩膜对半导体衬底进行刻蚀将第一和第二图形结构同时转移到半导体衬底中，且第一图形结构位于第二图形结构的底部。本发明还公开了一种双大马士革工艺方法。本发明能采用一次显影和一次刻蚀工艺形成两层图形，能提高生产效率和可靠度。
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公开(公告)号：CN108490739A
公开(公告)日：2018-09-04
申请号：CN201810270413.X
申请日：2018-03-29
申请人： 上海华力集成电路制造有限公司
IPC分类号： G03F7/16
摘要： 本发明公开了一种光刻胶涂布方法，包括步骤：步骤一、提供一具有沟槽式结构的衬底；步骤二、将衬底放置在涂胶机台上，根据在衬底上所需要涂布的总光刻胶层的厚度计算出整个光刻胶涂布所需要的光刻胶总喷量；将光刻胶总喷量分解成两次以上的光刻胶喷量；步骤三、根据计算的光刻胶喷量依次进行对应次的光刻胶的涂布并由各次涂布的光刻胶叠加形成总光刻胶层。本发明能提高光刻胶涂布的平坦化效果，节省光刻胶的使用量以及节省工艺时间。
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公开(公告)号：CN116360223A
公开(公告)日：2023-06-30
申请号：CN202310085990.2
申请日：2023-02-01
申请人： 上海华力集成电路制造有限公司
IPC分类号： G03F7/20
摘要： 本发明提供一种量测图形结构，包括量测图形，量测图形包括第一量测图形和第二量测图形，量测图形设置在切割道以及die中；其中，第一、二量测图形呈矩阵分布，量测图形中的X方向和Y方向均至少存在一个第一量测图形和第二量测图形；第一量测图形由多个条形图形组成，第一量测图形用于形成前层套刻标记；第二量测图形为矩形形状，第二量测图形用于形成当层套刻标记。本发明使用一个特殊设计的量测图形，可同时用于套刻精度和关键尺寸的量测，且该量测图形具有较小的尺寸，可以用于曝光区域内部高阶套刻精度和关键尺寸均一性补偿，从而在保证产品套刻精度和关键尺寸均一性表现的前提下可以节约芯片内有效面积。
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公开(公告)号：CN115453827A
公开(公告)日：2022-12-09
申请号：CN202211009621.7
申请日：2022-08-22
申请人： 上海华力集成电路制造有限公司
IPC分类号： G03F7/20
摘要： 本发明公开了一种机台overlay监测方法，包括以下步骤：KT机台拍摄overlaymark照片；将拍摄照片与预存照片进行图像对比，若对比度超过指定阈值，则判断标记正常，正常进行KT量测；若对比度小于等于指定阈值，则判断标记错误，退回到image为基础的量测。本发明能有效监测8um shift error，避免造成线上跑货实际情况的误判，使有问题的wafer流出，造成不可挽回的损失。
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公开(公告)号：CN110223917B
公开(公告)日：2021-02-02
申请号：CN201910382435.X
申请日：2019-05-09
申请人： 上海华力集成电路制造有限公司
IPC分类号： H01L21/321 , H01L23/544 , G03F9/00
摘要： 本发明公开了一种降低铜化学机械研磨对后端套准精度的影响的方法，包括步骤：步骤一、设计出下层铜层的对准标记图形，至少包括两个连接在一起的对准标记区域块，两个对准标记区域块设置有倾斜的对准标记线条并使对准标记图形为倾斜结构。步骤二、形成下层铜层。步骤三、进行铜化学机械研磨，铜化学机械研磨会对对准标记图形产生旋转。步骤四、进行当前层铜层的光刻定义，包括在曝光机中进行曝光的步骤，在曝光的对准步骤中具有倾斜结构的对准标记图形实现对同一批晶圆片的片与片之间的套准精度的上升或下降范围进行压缩。本发明能降低铜化学机械研磨对后端套准精度的影响。
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公开(公告)号：CN118824993A
公开(公告)日：2024-10-22
申请号：CN202410948708.3
申请日：2024-07-15
申请人： 上海华力集成电路制造有限公司
IPC分类号： H01L23/544
摘要： 本发明提供一种半导体器件及其制作方法，包括：提供第n‑1层介质层，在第n‑1层介质层中形成第n‑1层对准标识和第n‑1层屏蔽标识；形成位于第n‑1层介质层上的第n层介质层，在第n层介质层中形成第n层对准标识和第n层屏蔽标识；第n层屏蔽标识和第n‑1层对准标识对应设置，第n层对准标识和第n‑1层屏蔽标识对应设置；形成位于第n层介质层上的第n+1层光刻层。对第n+1层光刻层对准曝光时，通过第n层对准标识和第n‑1层屏蔽标识两层标识的反射光叠加，保证了对准标识的反射强度和图案清晰度，增强光刻对准标识信号强度；而且，通过屏蔽标识和对准标识的设置，提高了对准标识周边图形密度，抗工艺稳定性明显增强。
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公开(公告)号：CN116909105A
公开(公告)日：2023-10-20
申请号：CN202310847934.8
申请日：2023-07-11
申请人： 上海华力集成电路制造有限公司
IPC分类号： G03F7/20
摘要： 本发明提供一种增强套刻精度量测图形量测信号的方法，方法包括：提供一半导体结构，半导体结构形成有前层金属层，且前层金属层形成有前层套刻标记；于前层金属层的上方形成高吸光材料层，且高吸光材料层的部分区域为光栅结构；于高吸光材料层的表面形成通孔层，且通孔层形成有通孔套刻标记，通孔套刻标记与前层套刻标记的对准程度用于判断通孔层与前层金属层之间的套刻精度；其中，光栅结构与前层套刻标记在垂直方向上的投影有重叠区域。通过本发明解决了现有的因高吸光率材料的存在使得前层套刻标记光学量测信号弱，导致套刻精度的量测受到严重影响的问题。
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