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公开(公告)号：CN109358992A
公开(公告)日：2019-02-19
申请号：CN201811082056.0
申请日：2018-09-17
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F11/22
Abstract: 一种基于部分可重配技术和排列算法的FPGA测试方法，包括如下步骤：步骤一、基于FPGA测试所需的配置文件，利用排列算法对FPGA测试所需的配置文件进行排序，获得排序后的FPGA测试所需的配置文件序列；步骤二、利用部分可重配文件序列产生算法处理步骤一中排序后的FPGA测试所需的配置文件序列，获得FPGA测试所需的部分可重配文件序列；步骤三、利用FPGA配置电路将步骤二中FPGA测试所需的部分可重配文件序列下载到被测FPGA中进行测试。该方法可以有效减少配置文件的大小，缩短FPGA的测试时间。
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公开(公告)号：CN105718693B
公开(公告)日：2018-12-21
申请号：CN201610059778.9
申请日：2016-01-28
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F17/50
Abstract: 本发明提供了一种基于配置无关位的FPGA电路逻辑覆盖优化方法，基于一个给定的电路，通过电路仿真，敏感度评估等方法，获得所有LUT中具有CDC特性的配置位，并以反向拓扑排序方法，对所有LUT中的无关位进行重新赋值，使发生在LUT扇入逻辑和互连中的单粒子翻转软错误得到有效地屏蔽，从而使由这类软错误引起的系统错误率降到最低。在不改变电路逻辑功能的情况下改变目标线网的信号概率，实现用户电路的逻辑优化。使用本发明可以提高FPGA中用户电路的可靠性，且不增加额外的电路资源开销。
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公开(公告)号：CN105656474B
公开(公告)日：2018-12-21
申请号：CN201610053354.1
申请日：2016-01-26
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F17/50
Abstract: 一种基于信号概率的FPGA用户电路逻辑反转优化方法，将FPGA中的原始用户电路，进行电路后仿真、线网信号概率计算操作，同时将原始用户电路进行线网逻辑检查操作，随后通过线网信号概率识别、前级扇出逻辑反转、后级扇入逻辑调整等操作，完成FPGA用户电路的逻辑反转，得到逻辑优化后的用户电路。本发明利用FPGA的可编程特性，根据线网的信号概率对FPGA中用户电路各线网进行有选择的逻辑反转，在不改变电路逻辑功能的情况下改变目标线网的信号概率，实现用户电路的逻辑优化。使用本发明可以提高FPGA中用户电路的可靠性，且不增加额外的电路资源开销。
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公开(公告)号：CN105760250B
公开(公告)日：2018-11-06
申请号：CN201610079915.5
申请日：2016-02-04
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 一种具有码流纠检错功能的单粒子加固FPGA配置电路，包括总线接口电路、配置总线、配置寄存器、编码纠错电路、配置存储器阵列；总线接口电路解析配置比特码流得到配置寄存器地址、内部数据并通过配置总线送至对应配置寄存器，配置寄存器根据内部指令字进行读写、配置、纠错操作，编码纠错电路接收配置数据字后产生校验码，并送至配置存储器阵列，读取配置数据字、校验码并进行纠错，配置存储器阵列加载配置数据字及对应的校验码。本发明通过增加编码纠错电路，能够在配置完成后读取配置存储器阵列中配置数据字进行检错纠错，解决了SRAM型FPGA芯片在空间辐射环境中由于单粒子翻转容易引入逻辑错误的问题，具有较好的应用价值。
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公开(公告)号：CN108718195A
公开(公告)日：2018-10-30
申请号：CN201810340480.4
申请日：2018-04-17
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 本发明公开了一种采用可配置启动电路的电荷泵锁相环。该电荷泵锁相环在锁相环路工作前，通过可配置启动电路B107对环路滤波器B103充电，产生启动电压，驱动振荡器偏置生成电路B104生成偏置电压，控制压控振荡器B105起振，使压控振荡器预先在接近目标频率的特定频率下起振，完成锁相环的启动。本发明与传统的电荷泵锁相环相比，用户能够根据实际需求，在锁相环开始正式工作之前，就通过配置信号使压控振荡器工作在特定的频率下，从而在锁相环开始工作之后加速锁相环的锁定过程。
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Patent Agency Ranking
公开(公告)号：CN105761746B
公开(公告)日：2018-09-11
申请号：CN201610080515.6
申请日：2016-02-04
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G11C11/413
Abstract: 本发明提出了一种单粒子加固FPGA分布式RAM的写入时序匹配电路，包包括与门、单粒子加固触发器、镜像单粒子加固静态随机访问存储器、n级延时链、n选1多路选择器、n位配置单元、反相器、传输门、单粒子瞬态滤波器、二选一选择器、查找表单粒子加固静态随机访问存储器及其配置单元。FPGA的WR和EN信号依次通过与门、单粒子加固触发器，得到选通信号，选通信号通过镜像单粒子加固静态随机访问存储器、n级延时链和n选1多路选择器组成的反馈回路。该电路可以自动测量分布式随机访问存储器所需的写入时间，并允许用户开启或关闭FPGA中单粒子瞬态滤波器时，通过编程n位配置单元的值调整数据写入分布式RAM的宽度，实现SRAM型FPGA单粒子设计加固后的时序匹配。
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公开(公告)号：CN108306638A
公开(公告)日：2018-07-20
申请号：CN201810054077.5
申请日：2018-01-19
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03L7/095
Abstract: 本发明提供了一种适用于电荷泵锁相环的可配置锁定检测电路，包括时钟相位差比较电路、锁定计数器B203、失锁计数器B204和SR锁存器SR251，时钟相位差比较电路，接收对外部输入的两路时钟信号进行相位差比较，当相位差绝对值小于等于时间窗长度时，使能锁定计数器B203，复位并禁用失锁计数器B204；否则，使能失锁计数器B204，复位并禁用锁定计数器B203；锁定计数器B203和失锁计数器B204的输出端连接SR锁存器SR251的R端和S端，SR锁存器SR251的输出端为可配置锁定检测电路的锁定指示信号。该电路可降低“假失锁”发生的概率，提高锁定检测电路的可靠性。
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公开(公告)号：CN108306637A
公开(公告)日：2018-07-20
申请号：CN201810069042.9
申请日：2018-01-24
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 本发明提供了一种采用双路电压控制压控振荡器的电荷泵锁相环，该锁相环包括N级环形振荡器B200和放大整形电路B201，接收由电荷泵锁相环的电荷泵及环路滤波器分别产生的两路控制电压，并根据该控制电压生成一定频率的正弦波振荡信号，并将其整形为方波，作为电荷泵锁相环的数字分频器的输入信号。本发明与传统的压控振荡器相比，以两个控制电压VC1和VC2作为调谐电压，VC1作为粗调电压，VC2作为细调电压，兼顾调谐速度与振荡信号质量，能够有效加快电荷泵锁相环的锁定。
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公开(公告)号：CN105741868B
公开(公告)日：2018-06-22
申请号：CN201610070862.0
申请日：2016-02-02
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G11C11/417
Abstract: 一种用于单粒子加固FPGA的多阈值非对称配置存储器。本发明的配置存储器使用多个不等阈值与不同宽长比沟道的MOS管以及上拉作用的PMOS管，其电路、版图、工艺参数三方面的不对称，实现了配置存储器在FPGA上电之后与清零之前的初始状态全部为“0”。本发明的配置存储器由8个PMOS管和8个NMOS管组成。其中8个PMOS管，有2个阈值较高且宽长比更小，以及有两组分别采用了2个PMOS管构成两个上拉作用电路；另外8个NMOS管，有2个阈值较高且宽长比更小。本发明的配置存储器具有多阈值非对称的特性，上电后的配置存储器具有确定的初始值，避免互连矩阵产生“1”和“0”的竞争路径，有效消除FPGA的上电浪涌电流。
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公开(公告)号：CN105654985B
公开(公告)日：2018-05-08
申请号：CN201610072682.6
申请日：2016-02-02
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G11C11/417
Abstract: 一种FPGA配置存储器阵列的多电源分区分时上电系统，将FPGA配置存储器阵列的存储单元划分为若干个区域，逐个区域顺序上电，有效解决了大规模单粒子加固SRAM型FPGA的上电浪涌电流问题。FPGA上电时，使用供电控制电路使各区域顺序上电，从而减小上电峰值电流。每个供电子电路输出给存储单元区域的电压同时并联到全局网络上，使全FPGA芯片各存储单元区域电压相同，保证了一致性。本发明能够有效消除上电浪涌电流，同时通过将FPGA划分为多个区域，实现上电电流与FPGA的规模无关。
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