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公开(公告)号：CN114915395A
公开(公告)日：2022-08-16
申请号：CN202110178609.8
申请日：2021-02-09
Applicant: 中国科学院上海微系统与信息技术研究所 , 北京大学
IPC: H04L9/00
Abstract: 本发明提供一种超导抗旁路攻击加密装置及加密方法，所述超导抗旁路攻击加密装置包括：字节代换电路、行位移电路、列混淆电路、轮秘钥加电路以及时钟控制电路，所述时钟控制电路分别与所述字节代换电路、所述行位移电路、所述列混淆电路和所述轮秘钥加电路连接，用于对所述字节代换电路、所述行位移电路、所述列混淆电路和所述轮秘钥加电路进行时钟控制。本发明提出了一种抗旁路攻击的超导加密电路的设计，利用相位传递信息，解决了现有CMOS加密电路不能很好地实现抗旁路攻击的问题。
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公开(公告)号：CN114497344A
公开(公告)日：2022-05-13
申请号：CN202011156414.5
申请日：2020-10-26
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种深亚微米约瑟夫森隧道结及其制备方法，该结构包括：衬底；约瑟夫森隧道结，沿横向方向延伸形成于衬底的上表面，约瑟夫森隧道结自左向右包括第一电极、势垒层及第二电极；第一电极引出结构，与第一电极一体成形；第二电极引出结构，与第二电极一体成形。通过在衬底上沿横向方向(即沿水平方向)制备约瑟夫森隧道结的三层膜，从而形成沿横向延伸的约瑟夫森隧道结，结的尺寸大小不会受限于光刻极限的限制，薄膜厚度可作为结的一条边长，这将大幅缩减结面积；另外，由于三层膜结构分别制备，且其电极引出结构与对应的电极一体成型，减少了传统工艺中所需的绝缘层和配线层，简化了工艺流程，缩短了工艺周期，使工艺可控性提高。
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公开(公告)号：CN113627120A
公开(公告)日：2021-11-09
申请号：CN202111094793.4
申请日：2021-09-17
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F30/394
Abstract: 本发明公开了一种超导集成电路布局优化方法和装置、存储介质和终端，其中方法包括：对待布局网表进行模块化处理获取分割模块，并对所有分割模块进行布局优化得到优化电路布局；其中，对分割模块进行布局优化包括：确定分割模块所需布局空间大小；对分割模块中所有逻辑门单元进行位置排布优化；将结果映射到布局规划中获取分割模块的版图布局；将分割模块中的所有汇流缓冲器单元放置到版图布局中，并通过第二全局优化器对版图布局中的所有单元进行位置优化，而后对版图布局中所有包含时钟的逻辑门单元进行时钟优化；本发明实现大规模超导集成电路的自动版图布局优化，替代原有的手动设计流程，提高超导集成电路的设计规模并缩短设计迭代周期。
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公开(公告)号：CN113095015A
公开(公告)日：2021-07-09
申请号：CN202110500919.7
申请日：2021-05-08
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F30/34 , G06F115/10
Abstract: 本发明的SFQ时序电路综合计算方法、系统以及终端，分别对SFQ逻辑门状态机的状态机描述分别进行解释以及编译获得该状态机的状态转移集合信息，并对所述状态转移集合信息分解为一或多个子状态机，并将各子状态机与SFQ逻辑单元库中的各单元门进行映射，并基于各子状态机的映射结果，对各子状态机进行重组，以获得SFQ时序逻辑电路结构。本发明利用了SFQ逻辑门自有的优势，直接完成从SFQ逻辑门状态机到SFQ时序电路的逻辑映射，减少了中间模拟CMOS逻辑门、组成CMOS时序状态机的两步操作，提高了SFQ时序电路的逻辑综合成功率以及对SFQ单元库的利用率，使SFQ时序电路的大规模自动化设计更加高效，并解决现有技术的问题。
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Patent Agency Ranking
公开(公告)号：CN113049908A
公开(公告)日：2021-06-29
申请号：CN202110442272.7
申请日：2021-04-23
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01R31/00
Abstract: 本申请提供的一种超导SFQ标准工艺参数线下自动检测系统，所述系统包括：两台可编程高精度直流电流源，为待测单元提供激励电流；可编程高精度电压表，测量待测单元电压；可编程开关矩阵，分别接入各可编程高精度直流电流源和可编程高精度电压表，并连接到一或多个待测单元；低通滤波模块，分别接于两台可编程高精度直流电流源、及可编程高精度电压表与可编程开关矩阵之间，以滤除高频噪声；上位机，用于与可编程模块进行通讯交互；接线端子板，与测试治具连接以装载待测单元。本申请能够提高超导SFQ标准工艺参数线下检测的精度和效率。
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公开(公告)号：CN113030709A
公开(公告)日：2021-06-25
申请号：CN202110367795.X
申请日：2021-04-06
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01R31/28
Abstract: 本发明提供一种超导高频测试系统和方法，先接收触发脉冲信号，输出周期性的高频时钟信号；对高频时钟信号的连断性进行控制，输出高频控制时钟信号；接收初始信号为线性反馈移位寄存器设置非零初始状态，基于高频控制时钟信号同时输出多路预设周期长度的周期性的伪随机序列；待测电路接收多路伪随机序列，输出多路测试信号；接收所述多路测试信号，基于低频时钟信号输出多路转换信号；将多路转换信号与预期的输出结果进行对比，确定待测电路是否正常工作。本发明电路结构相对比较简单；输入信号是基于线性反馈移位寄存器生成的伪随机序列，可以实现持续性的高频测试，更符合待测电路的实际工作情况。
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公开(公告)号：CN111460749A
公开(公告)日：2020-07-28
申请号：CN202010326631.8
申请日：2020-04-23
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F30/337
Abstract: 本发明提供一种超导数字单元的精细优化方法及电路，包括：1)对待优化的超导数字单元进行全局优化，得到对应的网表、激励信息；2)对超导数字单元中的各指标依次进行分组优化，若优化结果可接受则将优化后的参数更新至网表后进行下一指标的优化，否则直接执行下一指标的优化；3)将最终的优化结果更新至超导数字单元所在电路中，完成固化。本发明将精细优化的流程参数进行了分组考虑，省时且可以更好地收敛，更快地得到最优参数搭配；在得到某个可接受的参数后，无需更改电路图上元器件的参数、导出网表后再进行优化，而是直接在网表中修改该参数后进入下一优化环节，进一步缩减优化单元所消耗的时间，降低在多步操作中有可能带来的错误。
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公开(公告)号：CN109273585A
公开(公告)日：2019-01-25
申请号：CN201810985974.8
申请日：2018-08-28
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L39/24
CPC classification number: H01L39/2493
Abstract: 本发明提供一种薄膜沉积方法及约瑟夫森结制备方法。薄膜沉积方法包括步骤：1）提供一衬底；2）在第一沉积条件下于衬底表面沉积具有第一应力的第一超导薄膜层；3）在第二沉积条件下于第一超导薄膜层表面沉积具有第二应力的第二超导薄膜层，第一超导薄膜层和第二超导薄膜层的厚度和材质相同，第一应力与第二应力方向相反。本发明通过分步沉积方法沉积薄膜，使得最终制备的薄膜同时在应力和粗糙度上都满足要求，提高超导电路器件的性能及其稳定性。采用本发明的约瑟夫森结制备方法制备出的约瑟夫森结，能有效避免漏电流产生，提高约瑟夫森结的性能。
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公开(公告)号：CN105633268A
公开(公告)日：2016-06-01
申请号：CN201511028259.8
申请日：2015-12-31
Applicant: 中国科学院上海微系统与信息技术研究所
CPC classification number: H01L39/2493 , H01L39/025 , H01L39/223
Abstract: 本发明提供一种超导电路结构及其制备方法，包括：1）提供衬底，在衬底表面对应于后续要形成约瑟夫森结的位置形成应力图案结构，应力图案结构的尺寸大于约瑟夫森结的尺寸；2）在衬底表面依次形成第一超导材料层、第一绝缘材料层及第二超导材料层的三层薄膜结构；3）刻蚀三层薄膜结构以形成底电极及约瑟夫森结；4）在步骤3）得到的结构表面形成第二绝缘材料层，并在第二绝缘材料层对应于约瑟夫森结的位置形成第一开口；5）沉积第三超导材料层，并刻蚀第三超导材料层形成配线层。通过在约瑟夫森结下方形成尺寸比约瑟夫森结尺寸大的应力图案结构，有利于约瑟夫森结中应力的有效释放，从而解决了漏电流，提高了超导电路结构的性能及稳定性。
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