公开(公告)号：CN115911085A

公开(公告)日：2023-04-04

申请号：CN202210015164.6

申请日：2022-01-07

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 河野洋志 ,  大桥辉之 ,  尾形昂洋

IPC: H01L29/06 ,  H01L27/07

Abstract: 一种半导体装置，具备：第一电极；第二电极；栅极电极，沿第一方向延伸；以及碳化硅层，具有第一面和第二面，包括：第一导电型的第一碳化硅区，具有第一区、与栅极电极相向的第二区以及与第一电极相接的第三区；第二区与第三区之间的第二导电型的第二碳化硅区；第二导电型的第三碳化硅区，在与第二碳化硅区之间夹着第二区；第二导电型的第四碳化硅区，在与第二碳化硅区之间夹着第三区；第一导电型的第五碳化硅区；第二导电型的第六碳化硅区，设置于第一区与第二碳化硅区之间；以及第二导电型的第七碳化硅区，在第一区与第二碳化硅区之间，在第一方向上与第六碳化硅区分开地设置。

公开(公告)号：CN114639733A

公开(公告)日：2022-06-17

申请号：CN202110651477.6

申请日：2021-06-11

Applicant: 东芝电子元件及存储装置株式会社 ,  株式会社东芝

Inventor： 朝羽俊介 ,  河野洋志

IPC: H01L29/78 ,  H01L29/16

Abstract: 实施方式的半导体装置具备：第一电极、第二电极、第一电极与第二电极之间的碳化硅层、在第1方向上延伸的第一栅极电极、第二栅极电极、以及第三栅极电极、以及在与第1方向交叉的第2方向上延伸并连接有第一栅极电极、第二栅极电极以及第三栅极电极的栅极布线，在将第一区域的第一栅极电极与第二栅极电极在第2方向上的间隔设为S1，将比第一区域靠近栅极布线的第二区域的第一栅极电极与第二栅极电极在第2方向上的间隔设为S2，将第一区域的第二栅极电极与第三栅极电极在第2方向上的间隔设为S3，将第二区域的第二栅极电极与第三栅极电极在第2方向上的间隔设为S4的情况下，满足式1、式2及式3。S1＜S3(式1)S1＜S2(式2)S3＞S4(式3)。

公开(公告)号：CN114203817A

公开(公告)日：2022-03-18

申请号：CN202110646851.3

申请日：2021-06-10

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 入船裕行 ,  河野洋志 ,  水上诚 ,  镰田周次

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 实施方式的半导体装置具有第一电极、第二电极、第一导电型的第一半导体层、第二导电型的第二半导体层、第一导电型的第三半导体层、第一导电型的第一有源区域、以及第三电极。所述第一半导体层设于所述第一电极与所述第二电极之间。所述第二半导体层设于所述第一半导体层之上。所述第一有源区域在第二方向上与所述第二半导体层邻接。所述第一有源区域具有所述第一上部与第二下部。所述第一下部在所述第二方向上的宽度的平均值比所述第一上部在所述第二方向上的宽度的平均值大。所述第三半导体层与所述第二电极电连接。所述第三电极隔着绝缘膜设于与所述第一有源区域之间。

公开(公告)号：CN104916586A

公开(公告)日：2015-09-16

申请号：CN201410379431.3

申请日：2014-08-04

Applicant: 株式会社东芝

Inventor： 山下敦子 ,  堀阳一 ,  野田隆夫 ,  河野洋志

IPC: H01L21/822

CPC classification number: H01L22/12 ,  G03F7/70433 ,  H01L22/20

Abstract: 本发明提供一种使制造成品率提高的半导体装置的制造方法。实施方式的半导体装置的制造方法为，多个半导体芯片区域的每个半导体芯片区域具有用于配置第1二极管的第1配置区域和用于配置第2二极管的第2配置区域，上述第1二极管具有第1导电型区域以及第2导电型区域，上述第2二极管具有金属膜以及与上述金属膜接触的半导体区域，该半导体装置的制造方法包括：准备能够将上述多个半导体芯片区域配置在面内的晶片基板的步骤；检测上述晶片基板是否存在缺陷，并取得上述缺陷的坐标信息的步骤；以及，根据上述坐标信息来决定上述半导体芯片区域内的上述第1配置区域以及上述第2配置区域的位置，以使得上述缺陷收容在上述第1配置区域中的步骤。

公开(公告)号：CN101393934A

公开(公告)日：2009-03-25

申请号：CN200810215916.3

申请日：2008-09-09

Applicant: 株式会社东芝

Inventor： 河野洋志 ,  四户孝 ,  太田千春 ,  西尾让司

IPC: H01L29/78 ,  H01L29/739 ,  H01L29/06 ,  H01L29/423 ,  H01L21/336 ,  H01L21/331

CPC classification number: H01L29/7802 ,  H01L29/086 ,  H01L29/0878 ,  H01L29/0886 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/7395

Abstract: 本发明提供半导体器件及其制造方法，目的是在SiCMOSFET中减小沟道长度的不一致。本发明的半导体器件具备：设置在碳化硅基板上的第1导电类型的第1碳化硅层(2)；形成于第1碳化硅层(2)上的第2导电类型的第2碳化硅层(3)；在第2碳化硅层(3)的表面以预定的间隔相向地设置，具有同一浓度、同一深度的第1导电类型的第1和第2碳化硅区域(4、5)；贯通第1碳化硅区域(1)和第2碳化硅层(3)，到达第1碳化硅层的第3碳化硅区域(9)；在第1和第2碳化硅区域(4、5)上以及被第1和第2碳化硅区域夹着的第2碳化硅层(3)上连续地形成的栅绝缘膜(101)；以及形成于栅绝缘膜(101)上的栅电极(11)。