一种LDMOS器件及其制备方法

    公开(公告)号:CN110120423A

    公开(公告)日:2019-08-13

    申请号:CN201910366995.6

    申请日:2019-05-05

    Abstract: 本发明提出了一种LDMOS器件,包括半导体衬底、埋层、外延层、源极金属、漏极金属和场氧化层,所述外延层上设置有PN变掺杂降场层、P型半导体体区和N型半导体漏区,所述PN变掺杂降场层的左半部分为P型变掺杂区,右半部分为N型变掺杂区,所述P型变掺杂区中的P型杂质浓度从左到右逐渐减小到0 cm-3,所述N型变掺杂区中的N型杂质浓度从右至左逐渐减小到0 cm-3。通过在外延层内制备PN变掺杂降场层,在漂移区中部产生一个均匀的电场分布,同时消除了主结处的高的电场峰值,优化了漂移区的表面电场分布,从而能够提高器件的反向击穿电压;此外,PN变掺杂降场层能够提高常规器件的漂移区浓度,有效的提高了器件的电流能力并降低器件的导通电阻。

    一种具有三维横向变掺杂的半导体器件耐压层

    公开(公告)号:CN108054194A

    公开(公告)日:2018-05-18

    申请号:CN201711234307.8

    申请日:2017-11-30

    Abstract: 本发明公开了一种具有三维横向变掺杂的半导体器件耐压层,该耐压层在半导体器件的半导体衬底或埋氧层的上表面外延形成,及所述耐压层具有三维横向变掺杂并且在以P+或N+为中心的曲率结构中掺杂浓度为非线性分布。所述耐压层采用叉指状版图或跑道形版图或圆形版图;所述耐压层采用硅或碳化硅、砷化镓、磷化铟、锗硅材料制作;本发明的耐压层能够按照标准的CMOS工艺制备,因此该工艺是一个与标准CMOS工艺完全兼容的工艺方案,工艺制备简单,成本低廉,可以有效抑制版图所带来的三维曲率效应,从而大大增强实际器件的耐压能力。

    一种衬底电压调控GaN HEMT功率器件
    76.
    发明公开

    公开(公告)号:CN119835964A

    公开(公告)日:2025-04-15

    申请号:CN202411983946.4

    申请日:2024-12-31

    Abstract: 本发明属于功率半导体技术领域,公开了一种衬底电压调控GaN HEMT功率器件,包括沿器件垂直方向自下而上依次层叠设置的P衬底、GaN缓冲层、GaN沟道层、AlGaN势垒层、钝化层和浮空场板结构;沿器件横向方向,在AlGaN势垒层表面依次为相互不接触的源电极、栅极结构和漏电极;所述浮空场板结构包括若干个互不接触的浮空场板,所述P衬底与浮空场板结构中任意一个场板通过金属相连接,使其电位相同,浮空场板电压可调控衬底电压,实现高耐压和抑制动态电阻退化。本发明的有益效果为,在不增加导通电阻的情况下,具有高的耐压且抑制动态电阻崩塌,不增加额外工艺步骤,且不会额外增加芯片面积,节约了成本。

    具有延伸漏结构的超结双SOI-LDMOS器件及制造方法

    公开(公告)号:CN117766588A

    公开(公告)日:2024-03-26

    申请号:CN202410196269.5

    申请日:2024-02-22

    Abstract: 本发明提出了一种具有延伸漏结构的超结双SOI‑LDMOS器件及制造方法,该器件包括:位于第二埋氧层上的第二SOI层,包括半导体区和半导体延伸漏接触区;位于第一埋氧层上的第一SOI层,包括体接触区、源区、漏区以及漂移区;漏极金属,其中漏极金属的第一部分平行于器件纵向的一侧面与第一埋氧层接触,其下表面与半导体延伸漏接触区的上表面;漏极金属的第二部分与半导体漏区的上表面接触。本发明在器件导通时利用第二SOI层中交替排列的第一半导体区和第二半导体区和延伸漏结构,使得第一SOI层漂移区表面感应出多数载流子,降低了比导通电阻;也在器件关断时改善了漂移区的势场分布从而提高了击穿电压。

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