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公开(公告)号：CN203608196U
公开(公告)日：2014-05-21
申请号：CN201320434801.X
申请日：2013-07-19
Applicant: 珠海欧比特控制工程股份有限公司
Abstract: 本实用新型公开一种4M传输速率的1553B总线电缆测试系统，包括系统控制器、测试控制器、数据采集模块及电源模块，系统控制器控制测试控制器及数据采集模块执行动作，并对响应信号数据进行算法分析以得出测试结果，测试控制器产生测试所需的标准4M速率1553B激励信号，并输入到被测1553B总线电缆，数据采集模块采集被测1553B总线电缆的响应信号数据，并上传给系统控制器，电源模块为各模块供电。本实用新型的4M传输速率的1553B总线电缆测试系统可完成对4M传输速率的1553B总线电缆飞行件、定型件、工程件以及原理验证件等的测试验证。
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公开(公告)号：CN203423178U
公开(公告)日：2014-02-05
申请号：CN201320465313.5
申请日：2013-07-31
Applicant: 珠海欧比特控制工程股份有限公司
IPC: H01L25/065 , H01L23/31 , H01L23/495
CPC classification number: H01L2924/0002 , H01L2924/00
Abstract: 本实用新型涉及一种容量为256M×8bit的立体封装SDRAM存储器，包括四个容量为128M×4bit的SDRAM芯片：第一SDRAM芯片、第二SDRAM芯片、第三SDRAM芯片和第四SDRAM芯片；还包括从下至上进行堆叠的一个引线框架层和四个芯片层，引线框架层上设有用于对外连接的引脚，四个SDRAM芯片分别一一对应地设置四个芯片层上；所述堆叠的一个引线框架层和四个芯片层经灌封、切割后在周边上露出电气连接引脚，并在外表面设有镀金连接线；镀金连接线将所述一个引线框架层和四个芯片层上露出的电气连接引脚进行相应连接，引线框架层的引脚作为对外接入信号与对外输出信号的物理连接物。本实用新型能相对降低占用印刷电路板的平面空间。
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公开(公告)号：CN203423176U
公开(公告)日：2014-02-05
申请号：CN201320387583.9
申请日：2013-06-30
Applicant: 珠海欧比特控制工程股份有限公司
IPC: H01L25/065 , H01L23/31 , H01L23/495
Abstract: 本实用新型涉及一种容量为64M×32bit的立体封装DDR1存储器，包括两个容量为64M×16bit的DDR1芯片，其特征在于，还包括从下至上进行堆叠的一个引线框架层和两个芯片层，引线框架层上设有用于对外连接的引脚，两个DDR1芯片分别一一对应地设置在两个芯片层上；所述堆叠的一个引线框架层和两个芯片层经灌封、切割后在周边上露出电气连接引脚，并在外表面设有镀金连接线；镀金连接线将所述一个引线框架层和两个芯片层上露出的电气连接引脚进行对应连接，引线框架层的引脚作为对外接入信号与对外输出信号的物理连接物。本实用新型能相对降低占用印刷电路板的平面空间。
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公开(公告)号：CN203423174U
公开(公告)日：2014-02-05
申请号：CN201320387574.X
申请日：2013-06-30
Applicant: 珠海欧比特控制工程股份有限公司
IPC: H01L25/065 , H01L27/11 , H01L23/49 , H01L23/495
Abstract: 本实用新型涉及一种容量为512K×32bit的立体封装SRAM存储器，包括四个容量为256K×16bit的SRAM芯片：第一SRAM芯片、第二SRAM芯片、第三SRAM芯片、第四SRAM芯片；还包括从下至上进行堆叠的一个引线框架层和四个芯片层，引线框架层上设有用于对外连接的引脚，每个芯片层上置放一个所述SRAM芯片；所述堆叠的一个引线框架层和四个芯片层经灌封、切割后在周边上露出电气连接引脚，并在外表面设有镀金连接线；镀金连接线将所述一个引线框架层和四个芯片层上露出的电气连接引脚进行相应连接，引线框架层的引脚作为立体封装SRAM存储器的对外接入信号与对外输出信号的物理连接物。本实用新型能相对降低占用印刷电路板的平面空间。
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公开(公告)号：CN203423172U
公开(公告)日：2014-02-05
申请号：CN201320385622.1
申请日：2013-06-30
Applicant: 珠海欧比特控制工程股份有限公司
IPC: H01L25/065 , H01L23/31 , H01L23/495
Abstract: 本实用新型涉及一种容量为1M×16bit的立体封装SRAM存储器，包括四个容量为256K×16bit的SRAM芯片，还包括从下至上进行堆叠的一个引线框架层和四个芯片层，引线框架层上设有用于对外连接的引脚，四个SRAM芯片分别一一对应地设置在四个芯片层上；所述堆叠的一个引线框架层和四个芯片层经灌封、切割后在周边上露出电气连接引脚，并在外表面设有镀金连接线；镀金连接线将所述一个引线框架层和四个芯片层上露出的电气连接引脚进行相应连接，引线框架层的引脚作为对外接入信号与对外输出信号的物理连接物。本实用新型能相对降低占用印刷电路板的平面空间。
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Patent Agency Ranking
公开(公告)号：CN203406281U
公开(公告)日：2014-01-22
申请号：CN201320385610.9
申请日：2013-06-30
Applicant: 珠海欧比特控制工程股份有限公司
IPC: H01L25/065 , H01L23/31 , H01L23/495
Abstract: 本实用新型涉及一种容量为512K×40bit的立体封装MRAM存储器，包括五个容量为512K×8bit的MRAM芯片，其特征在于，还包括从下至上进行堆叠的一个引线框架层和五个芯片层，引线框架层上设有用于对外连接的引脚，每个芯片层上置放一个所述MRAM芯片；所述堆叠的一个引线框架层和五个芯片层经灌封、切割后在周边上露出电气连接引脚，并在外表面设有镀金连接线；镀金连接线将所述一个引线框架层和五个芯片层上露出的电气连接引脚进行关联连接以形成：五个MRAM芯片相应连接，引线框架层的引脚作为对外接入信号与对外输出信号的物理连接物。本实用新型能相对降低占用印刷电路板的平面空间。
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公开(公告)号：CN203103289U
公开(公告)日：2013-07-31
申请号：CN201220515348.0
申请日：2012-09-29
Applicant: 珠海欧比特控制工程股份有限公司
IPC: H01L23/498
CPC classification number: H01L2924/0002 , H01L2924/00
Abstract: 本实用新型涉及一种立体封装计算机系统模块，包括处理芯片、FLASH存储芯片、SRAM存储芯片以及电平转换芯片，还包括从下至上进行堆叠的多个印刷电路板，多个印刷电路板包括一引脚印刷电路板及至少两块置放印刷电路板，引脚印刷电路板上设有引脚，上述各芯片设于置放印刷电路板上但不全设于同一置放印刷电路板上；多个印刷电路板经灌封、切割后在周边上露出印刷电路线，并在外表面设有镀金连接线；镀金连接线将露出的印刷电路线进行关联连接以形成：处理芯片与FLASH存储芯片、SRAM存储芯片、电平转换芯片连接，引脚作为立体封装计算机系统模块的对外接入信号与对外输出信号的物理连接物。本实用新型降低占用的平面空间，尤其适合应用于航空、航天领域。
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公开(公告)号：CN202939600U
公开(公告)日：2013-05-15
申请号：CN201220621717.4
申请日：2012-11-21
Applicant: 珠海欧比特控制工程股份有限公司
IPC: G06F11/267
Abstract: 本实用新型涉及一种ARINC429总线测试板，其包括：USB驱动模块，其设有与上位机的USB总线连接的USB接口，用于实现设于上位机的检测软件与数据处理模块进行数据交换；ARINC429电平转换模块，用于转换ARINC429总线电平以实现所述数据处理模块与ARINC429总线的数据交换；数据处理模块，其连接USB驱动模块、ARINC429电平转换模块，接收来自检测软件的控制指令并向ARINC429总线发出检测数据，然后从ARINC429总线接收反馈数据并进行分析运算以得出检测结果，再将检测结果发送到上位机的检测软件。本实用新型具有体积和重量相对较小、使用方便的优点。
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公开(公告)号：CN202736036U
公开(公告)日：2013-02-13
申请号：CN201220261196.6
申请日：2012-06-04
Applicant: 珠海欧比特控制工程股份有限公司 , 哈尔滨工业大学
IPC: G06F13/38
Abstract: 本实用新型涉及一种具有扩展处理器功能的系统，其特征在于，包括依顺次连接的多条通讯总线，所述通讯总线上连有处理器，所述处理器通过路由设备进行相互连接。本实用新型将所有处理器通过路由设备进行连接，由路由设备专门负责各处理器之间的数据交互，避开了繁忙的通讯总线，便于数据的快速交互，尤其是处理器之间的大量数据交互。
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公开(公告)号：CN202736034U
公开(公告)日：2013-02-13
申请号：CN201220193284.7
申请日：2012-04-28
Applicant: 珠海欧比特控制工程股份有限公司 , 哈尔滨工业大学
IPC: G06F13/36
Abstract: 本实用新型涉及一种SimpCon/AHB总线接口，包括：控制译码器一，从SimpCon总线中接收I/O访问信息传给SYS处理模块或控制译码器二；控制译码器二，从SimpCon总线中接收存储器访问信息或从控制译码器一接收的I/O访问信息，然后进行转换输入到AHB总线上；控制译码器三，接收AHB总线上的输出信息，并进行译码分析，将相应地信息输给SYS处理模块、多路选择器和SimpCon总线；多路选择器，受SYS处理模块的控制选择输出到SimpCon总线；SYS处理模块，用于实现中断信息的输入与响应。本实用新型还涉及一种可以实现与AHB总线通讯的Java处理器系统。本实用新型可以实现SimpCon总线与AHB总线的通讯，进而提高Java处理器与外设的通信能力。
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