金属被膜的成膜装置和成膜方法

    公开(公告)号:CN105102691B

    公开(公告)日:2018-02-09

    申请号:CN201480017989.5

    申请日:2014-02-04

    IPC分类号: C25D17/00 C25D7/12

    摘要: 提供能够在多个基材的表面连续地形成期望的膜厚的金属被膜、并且能够抑制金属被膜的异常并提高成膜速度的、金属被膜的成膜装置及其成膜方法。一种成膜装置(1A),至少具备:阳极(11);固体电解质膜(13),其在阳极与成为阴极的基材(B)之间被配置成金属离子溶液(L)接触其阳极(11)侧;和对阳极(11)与所述基材(B)之间施加电压的电源部(E)。通过对阳极(11)与基材(B)之间施加电压,由固体电解质膜(13)的内部所含有的金属离子在基材(B)的表面析出金属,从而形成由金属离子的金属构成的金属被膜(F)。阳极(11),在相对于金属离子溶液(L)为不溶性的基底材料(11a)上被覆有由与金属被膜(F)相同的金属构成的金属镀膜(11c)。

    利用PCB板框式电镀夹具保证电流密度均匀的方法

    公开(公告)号:CN106087023A

    公开(公告)日:2016-11-09

    申请号:CN201610648998.5

    申请日:2016-08-09

    发明人: 袁胜巧

    IPC分类号: C25D17/06 C25D5/00

    CPC分类号: C25D17/06 C25D5/00

    摘要: 本发明提供利用PCB板的框式电镀夹具保证电流密度均匀的方法,所述的框式电镀夹具由第一金属夹框和第二金属夹框组成,其中第一金属夹框和第二金属夹框通过螺帽和伸缩按钮连接,当启动伸缩按钮时,第二金属夹框与第一金属夹框完全重合,第三金属夹框和第四金属夹框分别与第一金属夹框和第二金属夹框对称,且第三金属夹框和第四金属夹框通过两个活页夹与第一金属夹框和第二金属夹框铰接而成;采用上述框式电镀夹具进行PCB板电镀的同时,采用滤波≦5%的大功率水冷式整流器配合使用。本发明采用特殊设计的框式电镀夹具可以有效保证电流密度的均匀性,同时采用大功率水冷式整流器来保证输入端电流的稳定性,更利于电镀的均匀性。

    合金镀敷系统中保护阳极免受钝化作用

    公开(公告)号:CN103469266B

    公开(公告)日:2016-09-14

    申请号:CN201310221399.1

    申请日:2013-06-05

    IPC分类号: C25D5/10 C25D3/56

    摘要: 本发明涉及合金镀敷系统中保护阳极免受钝化作用。用于具有实质不同标准电沉积电位(如对于Sn‑Ag合金的沉积)的两种金属的连续同时电镀的装置包括:阳极室,其用于收容阳极电解液和活性阳极,阳极电解液包括第一较不贵重的金属(如锡)的离子,而不包括第二较贵重的金属(如银)的离子;阴极室,其用于收容阴极电解液和衬底,所述阴极电解液包括第一金属(如锡)的离子、第二较贵重的金属(如银)的离子;分隔结构,其位于所述阳极室和所述阴极室之间,其中所述分隔结构基本防止较贵重的金属从阴极电解液转移到阳极电解液;以及流体特征和关联控制器,其与所述装置耦合并且配置为执行连续电镀,同时保持电镀槽部件的基本恒定的浓度以延长使用周期。

    一种无氰镀银的工艺方法
    67.
    发明公开

    公开(公告)号:CN105908225A

    公开(公告)日:2016-08-31

    申请号:CN201610287199.X

    申请日:2016-05-03

    发明人: 薛明峰

    IPC分类号: C25D3/46 C25D5/34 C25D5/00

    CPC分类号: C25D3/46 C25D5/00 C25D5/34

    摘要: 本发明提供了一种无氰镀银的工艺方法,涉及电化学镀银工艺技术领域。所述工艺方法通过在电流的作用下使用无氰溶液对镀件进行镀银,从而获得镀银制品,其中,包括如下步骤:步骤S1、对所述镀件进行预处理;步骤S2、对完成步骤S1的所述镀件进行第一次水洗操作;步骤S3、对完成步骤S2的所述镀件进行无氰镀银操作;步骤S4、对完成步骤S3的所述镀件进行第二次水洗操作,从而可以获得所述镀银制品。本发明的镀银工艺通过在电流的作用下使用无氰溶液对镀件进行镀银,使得镀银过程中不含有氰化物,在解决环保的基础上又不影响产品品质。此外,本发明的镀银工艺简单,大大提高了生产过程中的效率,同时也降低了生产成本。

    二维电化学构建纳微电学元件的改进方法

    公开(公告)号:CN105671604A

    公开(公告)日:2016-06-15

    申请号:CN201610052882.5

    申请日:2016-01-26

    申请人: 临沂大学

    摘要: 本发明公开了一种二维电化学构建纳微电学元件的改进方法,属于电化学技术领域。解决了现有方法制备的纳微电学元件成本高、效率低、电学元件性能差的问题。其包括以下步骤:(1)制备连接电极:以绝缘材料为基底,将掩膜平行地放置在基底的中间位置,将基底放入溅射室,在其表面沉积一层导电性良好的薄膜,去掉掩膜即得连接电极;(2)二维电化学沉积纳微电学元件:将两个连接电极用导线与电源连接后,将基底放入电化学生长室内,在两电极间滴加电解液,控制温度使电解液结冰,然后在电极上施加沉积电势,样品沉积结束后,取出基底用超纯水洗净,即得到附着在基底上的二维纳微电学元件。本发明方法适用于制备二维纳微电学元件。

    表面处理方法和表面处理装置

    公开(公告)号:CN105671603A

    公开(公告)日:2016-06-15

    申请号:CN201510861268.9

    申请日:2015-12-01

    IPC分类号: C25D5/00

    摘要: 本发明涉及表面处理方法和表面处理装置。一种表面处理方法包括:在固体电解质膜的第一表面被直接设置在基板的表面上,并且设置有通孔的掩蔽板的第一表面被直接设置在所述固体电解质膜的第二表面上的状态下,通过经由所述通孔将溶剂从所述掩蔽板的第二表面供给到所述固体电解质膜来粗化所述基板的与所述通孔对应的表面区域,其中,所供给的溶剂渗透过所述固体电解质膜,并且溶解所述基板的所述表面。