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公开(公告)号：CN114388357A
公开(公告)日：2022-04-22
申请号：CN202210033145.6
申请日：2022-01-12
Applicant: 澳芯集成电路技术(广东)有限公司 , 广东省大湾区集成电路与系统应用研究院
IPC: H01L21/28
Abstract: 本申请实施例公开了一种多尺寸金属栅极的制作方法及装置，该方法包括：基于多晶硅栅极工艺在衬底结构形成至少两个多晶硅栅极的栅极沟槽，栅极沟槽的原始尺寸大于金属栅极的目标尺寸，目标尺寸是用于填充金属填充物的尺寸；根据目标尺寸在栅极沟槽的内侧壁沉积薄膜层，薄膜层用于填充栅极沟槽，将至少两个栅极沟槽的原始尺寸缩减为目标尺寸，其中，不同的栅极沟槽对应不同的目标尺寸；向至少两个栅极沟槽填充金属填充物，形成目标尺寸的金属栅极。本申请提供的方法，无需生成不同尺寸的多晶硅金属栅极，且可以实现批量生产，提高多尺寸金属栅极的制作效率。
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公开(公告)号：CN114121647B
公开(公告)日：2022-04-22
申请号：CN202210077158.3
申请日：2022-01-24
Applicant: 澳芯集成电路技术(广东)有限公司 , 广东省大湾区集成电路与系统应用研究院
IPC: H01L21/3105 , C09K3/14 , B24B37/005 , B24B37/34 , B24B57/02
Abstract: 本发明公开了一种提高化学机械研磨效率的方法，其可降低消耗，同时可减少研磨时间，提高研磨效率，该方法基于化学机械研磨设备实现，向化学机械研磨设备的研磨垫中分步添加研磨液、具有抑制作用的添加剂，通过分步添加的研磨液、研磨液与添加剂的混合液，对待研磨部件的不同介质层进行依次研磨，不同介质层包括至少两层：第一介质层、第二介质层，对待研磨部件进行依次研磨的步骤包括：S1、向研磨垫中添加研磨液，通过研磨液对第一介质层进行研磨，S2、第一介质层研磨完成时，向研磨垫中添加添加剂，使添加剂与研磨液混合，形成混合液，通过混合液对第二介质层进行研磨。
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公开(公告)号：CN114217504A
公开(公告)日：2022-03-22
申请号：CN202210033172.3
申请日：2022-01-12
Applicant: 澳芯集成电路技术(广东)有限公司 , 广东省大湾区集成电路与系统应用研究院
Abstract: 本发明公开了一种掩模版优化方法，其可避免掩模版图型产生桥连现场，可确保光刻效果、提升产品良品率，掩模版优化方法基于OPC修正模型实现，该方法包括：提供一目标版图；采用OPC修正模型对目标版图上的初始图型进行优化，获得优化掩模版；OPC修正模型基于第一修正模型、第二修正模型和初始图型建立，第一修正图型为用于对初始图型进行修正的初始修正图型，第二修正图型的结构根据相邻初始图型之间的最小间距设定，且第二修正图型用于对需要更换的第一修正图型进行再次修正。
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公开(公告)号：CN114121647A
公开(公告)日：2022-03-01
申请号：CN202210077158.3
申请日：2022-01-24
Applicant: 澳芯集成电路技术(广东)有限公司 , 广东省大湾区集成电路与系统应用研究院
IPC: H01L21/3105 , C09K3/14 , B24B37/005 , B24B37/34 , B24B57/02
Abstract: 本发明公开了一种提高化学机械研磨效率的方法，其可降低消耗，同时可减少研磨时间，提高研磨效率，该方法基于化学机械研磨设备实现，向化学机械研磨设备的研磨垫中分步添加研磨液、具有抑制作用的添加剂，通过分步添加的研磨液、研磨液与添加剂的混合液，对待研磨部件的不同介质层进行依次研磨，不同介质层包括至少两层：第一介质层、第二介质层，对待研磨部件进行依次研磨的步骤包括：S1、向研磨垫中添加研磨液，通过研磨液对第一介质层进行研磨，S2、第一介质层研磨完成时，向研磨垫中添加添加剂，使添加剂与研磨液混合，形成混合液，通过混合液对第二介质层进行研磨。
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公开(公告)号：CN114121613A
公开(公告)日：2022-03-01
申请号：CN202210096866.1
申请日：2022-01-27
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
Abstract: 本发明公开了一种改善FDSOI外延生长的薄膜工艺优化方法，其可减少栅极区与顶层硅相连接拐角处的残留薄膜，晶体管包括衬底，衬底上分布有主动区域、沟槽隔离区、栅极区，衬底包括N型硅衬底、P型硅衬底，主动区域上表面沉积第一层顶层硅，薄膜加工包括：在N型硅衬底、P型硅衬底上表面均沉积第一层薄膜，在P型硅衬底的第一层薄膜的上方设置掩膜版，对N型硅衬底上方的第一层薄膜进行刻蚀，在第一层顶层硅的表面沉积第二层顶层硅，在第二层顶层硅表面沉积第二层薄膜，刻蚀N型硅衬底上方的第二层薄膜，对第二层薄膜刻蚀后，在第二层顶层硅的外表面沉积第三层顶层硅，第一层顶层硅、第二层顶层硅、第三层顶层硅组合形成第一组合顶层硅。
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Patent Agency Ranking
公开(公告)号：CN114078884A
公开(公告)日：2022-02-22
申请号：CN202210057637.9
申请日：2022-01-19
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: H01L27/12 , H01L23/552 , H01L21/762
Abstract: 本发明涉及半导体技术领域,公开了一种半导体器件及其制造方法，包括第一衬底和第二衬底，第一衬底用于制作RF器件，第二衬底的上表面设有氧化层，第二衬底在氧化层的下方设有离子层，第一衬底与氧化层键合，在实际使用时本发明的半导体器件由于氧化层下方的离子形成了大量的悬空键，当第二衬底与第一衬底键合后，由于悬空键的存在，离子层具有了富陷阱层类似的功能，离子层中的悬空键可以减少第二衬底中的电子在高频环境中的运动，进而避免产生杂讯电流，改善射频杂讯问题。
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公开(公告)号：CN113284840B
公开(公告)日：2021-11-16
申请号：CN202110769920.X
申请日：2021-07-08
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: H01L21/762 , H01L21/768 , H01L21/027 , H01L21/50 , H01L21/60 , H01L25/07
Abstract: 本发明涉半导体技术领域,公开了一种基于键合工艺的FD‑SOI的背面深沟道隔离工艺，通过在在第一芯片的最上层的金属连线层制作M个第一键合Pad、在第二芯片的最上层的金属连线层制作M个第二键合Pad，然后将第一芯片和第二芯片对准键合，使第一芯片上的M个第一键合Pad与第二芯片上的M个第二键合Pad一一电连接，可以减小集成第一芯片和第二芯片时所需用的面积，另外第一芯片中的隔离沟槽和第二芯片中的隔离沟槽上下设置，减小隔离沟槽占整体芯片面积的比例，进而能够减小芯片面积；最后第二芯片在制作通孔层时同时制做深沟道隔离，从而大幅降低芯片制造的成本和周期，同时由浅沟道隔离进化到深沟道隔离增强了芯片器件的隔离效果。
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公开(公告)号：CN113488474A
公开(公告)日：2021-10-08
申请号：CN202110798584.1
申请日：2021-07-15
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: H01L27/11 , H01L21/8244 , H01L29/78 , H01L29/10
Abstract: 本发明公开了一种高密度静态随机存储器比特单元结构及其工艺方法，其可提高比特单元的高密度性能，降低功耗和成本，其包括衬底、分布于衬底表面的鳍片、分布于鳍片的栅极区、光刻胶层、接触层、读取比特线，比特单元包括鳍形场效应晶体管，栅极区长度为22nm，鳍片包括四根，且依次间隔平行分布，设相邻两根鳍片之间的鳍间距为FP、接触层间距为CPP，则比特单元有源区竖向总宽度为8*FP，有源区横向总宽度为2*CPP，比特单元有源区的最小面积为0.0739μm2，工艺方法包括：采用自对准双重图形转移工艺，获取包含有四根鳍片、且相邻两根鳍片之间的鳍间距为FP的比特单元，比特单元需要两个光刻胶层，采用光刻工艺，获取四根鳍片。
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公开(公告)号：CN113093470A
公开(公告)日：2021-07-09
申请号：CN202110211492.9
申请日：2021-02-25
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
Abstract: 本申请涉及集成电路设计领域，具体涉及一种基于平面型全耗尽绝缘体上硅器件的图形解析能力的提升方法，包括以下步骤：获取集成电路上主图形的数据；根据所述数据插入虚拟图形；根据预定的规则筛选出容易产生圆角的图形；在筛选图形的至少部分边角处插入散射条；根据所述数据插入散射条；执行光学邻近效应修正的步骤。通过在容易产生圆角图形的边角处插入散射条，大大降低了图形的圆角化，从而提高了主图形的分辨率以及图形解析能力，提高了产品的良率。
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公开(公告)号：CN112951291A
公开(公告)日：2021-06-11
申请号：CN202110412458.8
申请日：2021-04-16
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: G11C11/405
Abstract: 本发明涉及存储技术领域,公开了一种基于FDSO I技术的比特单元和存储器，包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一PMOS管和第二PMOS管，其中第一NMOS管和第二NMOS管作为控制开关，第三NMOS管、第四NMOS管、第一PMOS管和第二PMOS管作为信息存储用，通过在第一至第四NMOS管和第一至第二PMOS管的衬底引线接入反向偏压，可以降低本发明在进行低速读写时的操作电压和位置电压，远远小于采用平面体硅工艺设计的比特单元在使用时所需要的操作电压和维持电压。
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