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公开(公告)号：CN103367408A
公开(公告)日：2013-10-23
申请号：CN201310280178.1
申请日：2013-07-04
Applicant: 西安电子科技大学
IPC: H01L29/51 , H01L21/285
Abstract: 本发明公开了一种基于硅衬底的高介电常数栅介质材料及其制备方法。主要解决传统材料介电常数低，热稳定性和薄膜致密性差的问题。该栅介质材料自下而上包含阻挡层(1)、La基高介电常数薄膜(2)和保护层(3)，其中，阻挡层(1)采用厚度为0.5-3nm的Al2O3；La基高介电常数薄膜(2)采用厚度为1-10nm的La2O3或LaAlO3或HfLaOx；保护层(3)采用厚度为1-5nm的Al2O3。整个材料采用原子层淀积方法制备。本发明的栅介质材料具有介电常数高，薄膜致密性和台阶覆盖性好，热稳定性好，表面粗糙度小的优点，可用于制造金属氧化物半导体场效应晶体管的栅电介质膜。
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公开(公告)号：CN101286530B
公开(公告)日：2010-06-02
申请号：CN200810018147.8
申请日：2008-05-08
Applicant: 西安电子科技大学
IPC: H01L29/786 , H01L21/336
Abstract: 本发明公开了一种多晶硅薄膜晶体管。主要解决目前多晶硅薄膜器件性能较差，饱和电压较高的问题。整个器件包括玻璃衬底、栅电极、漏电极和源电极，其中栅电极位于玻璃衬底上方，该栅电极的长度覆盖源电极和源漏之间的沟道长度，以同时控制源电极和沟道区。栅电极上淀积有Si3N4介质层，该Si3N4介质层的长度覆盖整个栅电极和漏电极。Si3N4介质层上淀积有本征多晶硅薄，源极和漏极分别设置其两端，且源极采用肖特基金属，并通过栅电压，控制源电极肖特基势垒高度，进而控制器件中的电流大小。本发明比常规多晶硅薄膜器件的饱和电压低10倍，在相同偏压情况下，比常规多晶硅薄膜晶体管的开态电流提高了50％以上，可用于有源矩阵阵列液晶显示器的开关。
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公开(公告)号：CN101477065A
公开(公告)日：2009-07-08
申请号：CN200910020850.7
申请日：2009-01-08
Applicant: 西安电子科技大学
IPC: G01N21/956
Abstract: 本发明公开了一种对集成电路缺陷进行分类的方法。其步骤为，首先计算缺陷的灰度值MA，并根据灰度值将缺陷分为多余物缺陷和丢失物；再次对没有缺陷的标准图像进行二值化处理；然后对多余物缺陷和丢失物缺陷同时进行3×3全1矩阵的膨胀运算，并利用标准图像二值化的结果，计算不同缺陷在陷膨胀运算后的边界值变化次数；最后根据缺陷的边界值变化次数对不同缺陷进行细分，即对于丢失物缺陷，当边界值变化次数小于等于2时，为互连线上的孔洞缺陷，否则为断路缺陷；对于多余物缺陷，当边界值变化次数大于2时，为短路缺陷，否则为背景中的多余物缺陷。本发明具有分类方法简单、速度快、正确率高，能够在集成电路和电路板产品的各个时期对缺陷分类。
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公开(公告)号：CN119249997A
公开(公告)日：2025-01-03
申请号：CN202411242905.X
申请日：2024-09-05
Applicant: 西安电子科技大学
IPC: G06F30/367
Abstract: 本发明公开了一种FDSOI器件交流小信号与NBTI效应联合仿真方法，涉及半导体器件技术领域，该方法包括：建模得到二维器件结构初始模型，对所建立的模型进行校准；对校准后的模型进行混合模式下的交流小信号仿真，得到反应交流小信号特性的第一特性曲线；对校准后的模型设置陷阱退化参数，得到器件真实情况下NBTI的退化情况；进行NBTI效应和交流小信号的联合仿真，得到NBTI效应作用后的交流小信号特性的第二特性曲线，通过对比两条特性曲线，明确NBTI效应对交流小信号特性的影响。本发明通过联合仿真方法，提高了收敛性，同时通过校准的器件结构和退化参数，可准确地反应NBTI效应对交流小信号特性的影响。
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公开(公告)号：CN118366969A
公开(公告)日：2024-07-19
申请号：CN202410385979.2
申请日：2024-04-01
Applicant: 西安电子科技大学
IPC: H01L23/544 , H01L27/12
Abstract: 本发明提供适用于FDSOI器件总剂量效应的加固电路，涉及半导体技术领域。此电路包括：阈值电压测量电路、比较器电路和反压电荷泵电路，阈值电压测量电路分别与比较器电路和反压电荷泵电路连接，比较器电路与反压电荷泵电路连接。这样，通过阈值电压测量电路实时监测器件的阈值电压，通过比较器电路将阈值电压与参考电压比较以输出比较电压，在比较电压为高电平时，高电平比较电压控制反压电荷泵电路产生负背栅偏置电压，从而对器件的阈值电压进行调节，来改善总剂量效应对器件产生的影响。该电路可直接在器件所应用到的集成电路上对电路进行改善，不需要将集成电路推翻重做，使得对FDSOI器件总剂量效应的加固所需的时间短以及成本低。
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Patent Agency Ranking
公开(公告)号：CN117216944A
公开(公告)日：2023-12-12
申请号：CN202311023755.9
申请日：2023-08-14
Applicant: 西安电子科技大学
IPC: G06F30/20 , G06F30/17 , G06F119/02 , G06F119/08
Abstract: 本发明提供了一种适用于多种可靠性效应耦合研究的SOI FinFET器件的建模方法，利用Sentaurus TCAD软件以及结构参数建模得到FinFET器件的三维结构模型；对三维结构模型进行总剂量效应的仿真和热载流子效应仿真，得到仿真耦合效应后的第二电学特性参数；利用第二电学特性参数更改三维结构模型，使得更改后的三维结构模型的电学特性参数与第二电学特征参数一致，从而模拟SOI FinFET器件在总剂量耦合热载流子效应条件下的真实工作状态。本发明能有效降低器件仿真误差、提供建模的准确性，对器件仿真更多可靠性效应耦合分析提供模型基础；此外本发明具备更好的收敛性，适应于各类结构复杂的半导体器件。
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公开(公告)号：CN116706859A
公开(公告)日：2023-09-05
申请号：CN202310511579.7
申请日：2023-05-08
Applicant: 西安电子科技大学
Abstract: 本发明提供了一种基于RCMOS的防误触电源轨钳位电路，静电信号瞬时检测单元用于检测电源的静电信号，并为所述静电放电时间控制单元提供启动电压；静电放电时间控制单元在启动电压下启动产生低电平，并经反相作用转变为高电平；所述静电泄放单元为一钳位N型晶体管，钳位N型晶体管受到静电放电时间控制单元的高电平开启，用于泄放静电释放ESD电流，并实现电源电压的钳位。本发明将检测单元和控制单元分开，可以通过减小检测单元的电容和电阻，提高电路防误触发能力；同时利用MOS管电容实现电压偏置，利用长沟道PMOS管饱和区实现等效大电阻，避免使用大电阻和大电容，极大程度上缩减了版图面积。
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公开(公告)号：CN116346090A
公开(公告)日：2023-06-27
申请号：CN202310193699.7
申请日：2023-03-02
Applicant: 西安电子科技大学
Abstract: 本发明公开了一种应用于抗辐射锁相环的压控振荡器，包括三级延迟单元和波形整形电路。当延迟单元的敏感节点受到高能粒子轰击时，在节点处会产生单粒子瞬态电流，使VCO的相位和频率发生变化。三级延迟单元利用反向交叉电路形成的正反馈环路，并基于单粒子效应瞬态电流特性，加速延迟电路对SET效应的恢复过程，从而具备一定的抗SET能力。此外本发明没有引入对SET敏感的偏置结点，虽然尾电流源漏端结点依然存在，但在结点处产生的SET效应会被延迟单元消耗掉，因此电路对SET不敏感。本发明有效了缓解锁相环中压控振荡器所受的辐照影响，且抗单粒子轰击能力较强，对锁相环的正常工作状态影响小。
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公开(公告)号：CN114864692A
公开(公告)日：2022-08-05
申请号：CN202210169851.3
申请日：2022-02-23
Applicant: 西安电子科技大学
IPC: H01L29/78 , H01L23/552 , H01L29/06 , H01L21/336
Abstract: 本发明涉及一种抗辐照FDSOI场效应管及其制备方法，衬底、埋氧层、顶层硅、栅氧化层、高K介质层、栅极，该栅极的两侧分别为左右侧墙，该顶层硅内的左右侧墙的下方为两个轻掺杂源漏区，靠近左侧墙的埋氧层上方为加固源区，靠近右侧墙的埋氧层上方为漏区，衬底和埋氧层之间设有背平面阱，背平面阱中自左向右依次插有第一浅槽隔离区、第二浅槽隔离区和第三浅槽隔离区，该第二浅槽隔离区和第三浅槽隔离区位于埋氧层的两侧，该第一浅槽隔离区与第二浅槽隔离区之间设有背栅；加固源区和漏区采用源区抬起和漏区抬起的方式。加固源区在不增加器件的面积的情况下可有效抑制FDSOI器件的总剂量效应。本发明由于在常规SOI场效应管的基础上引出了背栅，增加了源漏抬高区域，降低源漏串联电阻，提高器件的性能。
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公开(公告)号：CN113035716B
公开(公告)日：2022-07-22
申请号：CN202110173091.9
申请日：2021-02-08
Applicant: 西安电子科技大学
IPC: H01L21/336 , H01L29/06 , H01L29/10 , H01L29/78
Abstract: 本发明涉及一种基于22nm工艺的SONOS结构抗辐照FDSOI场效应管及其制备方法，方法包括：制作SONOS结构、制作背栅、制作浅槽隔离、制作背板掺杂、制作高K栅氧和多晶硅栅、制作第一层Si3N4侧墙、制作轻掺杂源漏、制作源漏凸起、制作源漏区、表面清洗，器件完成。本发明在普通BOX层中加入Si3N4层，使BOX层分为上下两层，引入的势垒增加了电子和空穴的复合，减少了辐照作用下BOX层中陷阱俘获正电荷的数量，同时Si3N4层中产生陷阱负电荷，抵消BOX层中一部分陷阱正电荷的作用，使得BOX层界面附近的沟道深处不易反型，提高了器件抗辐照性能。
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