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公开(公告)号：CN109739699A
公开(公告)日：2019-05-10
申请号：CN201811314811.3
申请日：2018-11-06
Applicant: 电子科技大学
Abstract: 本发明涉及一种基于UVM验证方法学的SPI验证方法，其特征在于采用UVM验证方法学和系统级硬件描述语言构建验证平台，对SPI模块实施功能验证。所述的验证平台包括：测试用例test，虚拟激励产生模块vsqr，APB系统环境apb_env，APB配置模块apb_master_cfg，APB代理模块apb_master_agt，SPI环境spi_env，SPI配置模块spi_cfg，SPI代理模块spi_agt，SPI寄存器模型spi_reg_mdl，格式转换模块adapter，激励产生模块sequencer，激励驱动模块driver，响应收集模块collector，监测模块monitor，结果比对模块scoreboard。本发明运用UVM验证方法学实现了一个层次化高、可重用性强的验证平台，能在约束条件下产生多种类型的随机化数据包，实现所有地址和指令的遍历，具有功能覆盖率的自动收集报告，结果比对等自检功能，提高了验证的效率和验证的可靠性。
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公开(公告)号：CN104253723B
公开(公告)日：2017-11-14
申请号：CN201410513629.6
申请日：2014-09-29
Applicant: 电子科技大学
IPC: H04L12/26
Abstract: 该发明公开了一种基于软硬件协同实现的交换机验证测试的方法及装置，属于通信网络领域。该发明将软件配置的灵活性和硬件设计的高速特性结合，首先由软件产生不同流量模型下的数据包大小、目的端口地址和数据包发送时间间隔配置信息；由硬件根据软件产生的配置信息生成交换机测试所需的数据流；通过硬件对发送到交换机和从交换机接收到的数据包进行包数和数据量统计，以及对接收到的数据包进行正确性检测、时间延迟统计；由软件通过硬件上传的各检测统计结果，完成被测交换机的功能验证、吞吐量和时延性能的测试。该交换机验证测试方法及装置，与现有的验证测试方案相比，具有成本低廉、实现简单、配置灵活、功能验证充分、测试结果准确的优点。
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公开(公告)号：CN104168162B
公开(公告)日：2017-10-17
申请号：CN201410412512.9
申请日：2014-08-20
Applicant: 电子科技大学
IPC: H04L12/26
Abstract: 该发明公开了一种软硬件协同实现用于交换机验证测试的流量生成器,涉及通信系统，尤指一种软硬件协同产生数据流，用于交换机验证测试的装置，包括：软件部分的微处理器模块、硬件部分的数据包生成模块和网络接口模块，微处理器模块通过总线与数据包生成模块连接，采用C语言对软件部分进行设计，根据用户配置的流量模型产生流量模型控制信息；对硬件部分进行模块化设计，根据微处理器模块的控制信息，产生符合被测交换机协议标准和能够模拟真实网络环境的数据流，用于交换机的功能验证和性能测试。该流量生成器根据用户配置，产生符合被测交换机协议和用户配置的流量模型的数据流，具有灵活性高、成本低、数据流线速率高和可扩展性好等优点。
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公开(公告)号：CN106817223A
公开(公告)日：2017-06-09
申请号：CN201710020356.5
申请日：2017-01-11
Applicant: 电子科技大学
IPC: H04L9/32
CPC classification number: H04L9/3278
Abstract: 本发明的目的在于针对现有技术的不足之处，提供一种基于SoPC的动态可配置密钥认证系统，该发明主要用于安全领域，尤其是电子信息领域的系统密钥认证，该发明的主要特点是，利用完全自主研发的SoPC芯片，以及基于该芯片设计的开发板，创新性的提出一种密钥认证系统，密钥物理不可克隆，其中PUF电路部分结合了目前主流的两种方法，且PUF码利用CPU对FPGA的动态配置可更改，充分发挥了CPU和FPGA的配合作用，并且所有的激励只能使用一次，使得密钥的认证极其安全、可靠，该方法经过了开发板的物理验证，证明完全可行，对目前的认证系统有很大的参考意义。
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公开(公告)号：CN106708654A
公开(公告)日：2017-05-24
申请号：CN201710017892.X
申请日：2017-01-10
Applicant: 电子科技大学
CPC classification number: G06F11/1068 , G11C29/44
Abstract: 该发明公开了一种用于NAND flash的BCH纠错码的电路结构,涉及存储系统，尤指一种纠错电路，用于NAND flash存储数据时检错纠错，包括：BCH并行编码部分、BCH并行解码部分。并行解码部分包括并行伴随式计算电路，错误位置多项式计算电路，并行搜索求根计算电路；对各个硬件电路进行模块化设计，并且进行八位并行数据处理，不仅能够满足快速编码和解码达到快速纠错检错的目的，采用八位并行还能够使该纠错电路挂接在总线上，使NAND flash与总线互连，具有一定的扩展性。该纠错电路能够符合NAND flash读写操作要求，牺牲部分读写效率和存储空间，具有速度快、成本低、吞吐率高和扩展性好等优点。
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Patent Agency Ranking
公开(公告)号：CN105721215A
公开(公告)日：2016-06-29
申请号：CN201610105703.X
申请日：2016-02-25
Applicant: 电子科技大学
IPC: H04L12/24 , H04L12/861
CPC classification number: H04L41/145 , H04L49/90
Abstract: 该发明公开了一种基于汇聚过程产生网络数据流的方法与装置，本发明提供的内容主要是如何硬件产生两种常用的网络流量模型，泊松流量模型和自相似流量模型。本发明提供的方法包括数据包请求产生，请求排队等候，数据包封装。其中数据包请求产生包括：使用汇聚过程产生符合分布模型的请求数据；请求排队等候包括：将数据包请求按顺序排队寄存。数据包封装包括：处理数据包请求，按照网络协议产生完整的数据包。本发明的装置，主要包括，数据请求产生模块，请求排队等候模块，数据包封装模块，以实现上述方法。该方法和装置能解除软硬件接口带宽限制，而且能对具有典型网络特性的泊松、自相似流量模型进行刻画，具有良好的扩展性。
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公开(公告)号：CN103699726A
公开(公告)日：2014-04-02
申请号：CN201310687989.3
申请日：2013-12-17
Applicant: 电子科技大学
Abstract: 本发明公开了一种基于FPGA的通用的仿效ADC的方法及装置。其中，本发明提供的方法包括：基于FPGA，采用VHDL硬件描述语言编写RTL级代码进行模块化设计，产生ADC的数字输出端的信号及其时序，对ADC进行仿效。本发明提供的装置，包括：用于对仿效ADC的配置寄存器进行读写操作的串行外设接口模块；用于根据仿效ADC的测试模式及参数，产生并输出测试模式的输出数据的测试模式模块；用于模拟ADC的数字输出端的信号的特定时序的时序模拟模块。该装置能模仿ADC的实际工作情况，能和真实系统直接相连，为数字类处理或控制系统提供早期、离线的模拟环境，为项目的开发以及测试提供方便，从而有效减少了项目开发时间。
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公开(公告)号：CN115936064B
公开(公告)日：2024-09-20
申请号：CN202211141844.9
申请日：2022-09-20
Applicant: 电子科技大学
IPC: G06N3/0464 , G06N3/063
Abstract: 本发明具体涉及一种基于权重循环数据流的神经网络加速阵列，充分复用了从内存中读取的权重值和输入特征图数据，大大减少了对外部存储器的访问，属于神经网络的硬件加速技术领域。在人工智能芯片领域中，卷积运算占据整个卷积神经网络模型的计算量的百分之九十以上，本发明为了减少空域计算结构中，对输入数据的重复调用和移动，最大化数据复用，提出了权重循环数据流。通过设计一种基于权重循环数据流的PE阵列，对卷积操作进行优化，有效地降低硬件加速结构的功耗和延迟，从而提升系统的总体性能。
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公开(公告)号：CN114756491A
公开(公告)日：2022-07-15
申请号：CN202210413310.0
申请日：2022-04-20
Applicant: 电子科技大学
IPC: G06F13/368
Abstract: 本发明具体涉及一种基于群体决策算法的总线仲裁器及其实现方法，具有仲裁公平性好、总线利用率高的特点，属于总线仲裁器和仲裁方法领域。通信架构正在成为多主机互连系统的瓶颈，高效的仲裁器能够解决互连总线系统中由于多个主机同时请求访问而引起的争用现象。本发明引入Borda数的概念，将多种仲裁机制的优势结合，得出新的优先级序列。相较于固定优先级仲裁，它可以快速满足经常需要占用总线主机的响应。相较于轮询仲裁，它可以减少常访问总线的主机一半的等待时间，以避免多主机环境中的饥饿问题。与经典的总线仲裁算法相比，群体决策算法不仅考虑了多种优先级的综合优势，还保证了一定的公平性和更合理的总线利用率，具有一定的优越性。
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