公开(公告)号：CN111133588A

公开(公告)日：2020-05-08

申请号：CN201880059522.5

申请日：2018-09-17

Applicant: 株式会社电装

Inventor： 竹内有一 ,  海老原康裕 ,  杉本雅裕 ,  山下侑佑

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/12

Abstract: 在以一个方向为长度方向的沟槽栅构造的下方，配置具有以与沟槽栅构造交叉的方向为长度方向的JFET部(3)及电场阻挡层(4)的饱和电流抑制层(3、4)。此外，JFET部(3)和电场阻挡层(4)为交替地反复形成的条形状，将JFET部(3)做成具有第1导电型杂质浓度比较高的第1层(3b)和第1导电型杂质浓度比其低的第2层(3c)的结构。

公开(公告)号：CN110914998A

公开(公告)日：2020-03-24

申请号：CN201880044763.2

申请日：2018-06-21

Applicant: 株式会社电装

Inventor： 竹内有一 ,  箕谷周平 ,  海老原康裕 ,  山下侑佑 ,  三角忠司

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06 ,  H01L29/12

Abstract: 使沟槽栅构造的长度方向与JFET部(3)中的条状的部分以及电场阻挡层(4)的长度方向为相同方向，使第2导电型的连结层(9)的长度方向与它们交叉。通过这样的结构，能够与连结层(9)无关地设定沟槽栅构造的间隔，与将连结层(9)配置在各沟槽栅之间的情况相比能够更窄。

公开(公告)号：CN105264667B

公开(公告)日：2018-06-26

申请号：CN201480032021.X

申请日：2014-05-28

Applicant: 株式会社电装

Inventor： 竹内有一 ,  铃木巨裕 ,  森本淳 ,  副岛成雅

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06 ,  H01L29/12

CPC classification number: H01L29/7813 ,  H01L21/02529 ,  H01L21/02579 ,  H01L21/0262 ,  H01L21/041 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/66068

Abstract: 碳化硅半导体装置具备纵型MOSFET，该纵型MOSFET具有包括高浓度杂质层(1)和漂移层(2)的半导体基板、基极区(3)、源极区(4)、沟槽栅构造、源极电极(9)和漏极电极(10)。所述基极区为：高浓度基极区(3a)以及与所述高浓度基极区相比第二导电型杂质浓度更低的低浓度基极区(3b)层叠。所述高浓度基极区以及所述低浓度基极区与所述沟槽的侧面相接。

公开(公告)号：CN112262478B

公开(公告)日：2024-04-09

申请号：CN201980020140.6

申请日：2019-03-19

Applicant: 株式会社电装

Inventor： 海老原康裕 ,  竹内有一 ,  高谷秀史 ,  渡边行彦

IPC: H01L29/78 ,  H01L21/20 ,  H01L21/336 ,  H01L29/12 ,  H01L29/739

Abstract: 本发明提供半导体装置及其制造方法。使JFET部(2a)为高浓度，并且由配置于其两侧的第二导电型区域(3、5、6、8、61)夹着JFET部而形成窄幅的结构。而且，以在成为了比正常动作时的漏极电压Vd稍高的电压时JFET部被夹断的方式，设定JFET部的宽度与JFET部及第二导电型区域的杂质浓度。

公开(公告)号：CN110914998B

公开(公告)日：2023-11-07

申请号：CN201880044763.2

申请日：2018-06-21

Applicant: 株式会社电装

Inventor： 竹内有一 ,  箕谷周平 ,  海老原康裕 ,  山下侑佑 ,  三角忠司

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06 ,  H01L29/12

Abstract: 使沟槽栅构造的长度方向与JFET部(3)中的条状的部分以及电场阻挡层(4)的长度方向为相同方向，使第2导电型的连结层(9)的长度方向与它们交叉。通过这样的结构，能够与连结层(9)无关地设定沟槽栅构造的间隔，与将连结层(9)配置在各沟槽栅之间的情况相比能够更窄。

公开(公告)号：CN111149213B

公开(公告)日：2023-08-11

申请号：CN201880056697.0

申请日：2018-08-29

Applicant: 株式会社电装

Inventor： 梶爱子 ,  竹内有一 ,  箕谷周平 ,  铃木龙太 ,  山下侑佑

IPC: H01L29/78 ,  H01L21/205 ,  H01L21/336 ,  H01L29/12

Abstract: 第1导电型的源极区域(8)构成为，其第2导电型的基区(6)侧和其与源极电极(15)欧姆接触的表面侧相比杂质浓度低。例如，将源极区域(8)由设为较低浓度的第1源极区域(8a)和设为比其高浓度的第2源极区域(8b)构成。由此，能够减小负载短路时的饱和电流值，能够使SiC半导体装置的短路耐量提高。

公开(公告)号：CN111133588B

公开(公告)日：2023-05-30

申请号：CN201880059522.5

申请日：2018-09-17

Applicant: 株式会社电装

Inventor： 竹内有一 ,  海老原康裕 ,  杉本雅裕 ,  山下侑佑

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/12

公开(公告)号：CN113498544A

公开(公告)日：2021-10-12

申请号：CN202080016354.9

申请日：2020-02-13

Applicant: 株式会社电装

Inventor： 竹内有一 ,  铃木克己 ,  山下侑佑 ,  加藤武宽

IPC: H01L21/28 ,  H01L29/78 ,  H01L29/12 ,  H01L21/336

Abstract: 将源极区域(8)做成具有由形成在基体区域(6)侧的外延生长层构成的第1源极区域(8a)、以及由与源极电极相接并且第1导电型杂质浓度比第1源极区域高的离子注入层构成的第2源极区域(8b)的结构。

公开(公告)号：CN113302719A

公开(公告)日：2021-08-24

申请号：CN201980088935.0

申请日：2019-12-18

Applicant: 株式会社电装

Inventor： 藤林裕明 ,  竹内有一

IPC: H01L21/205 ,  C23C16/455

Abstract: 半导体制造装置具有：薄膜形成部(10)，具有腔室(11)，该腔室具备设置基板(17)的设置台(13)并将基板加热、并且导入使薄膜(18)在基板之上生长的供给气体；以及供给气体单元(20，30)，向腔室内导入供给气体。供给气体单元具有：供给配管(100a～100e，110a～110c)，供给来自气体导入源(21a～21e，31a～31c)的气体；原料用的流量控制器(22a～22e，32a～32c)；集合配管(101，111)，在比流量控制器靠下游侧生成混合气体；分配配管(102a～102e，112a～112c)，连接到集合配管的下游侧；压力控制器(24，34)，调整混合气体压力；以及分配用的流量控制器(23a，23b，33a，33b)，控制混合气体的流量。

公开(公告)号：CN100477257C

公开(公告)日：2009-04-08

申请号：CN200510116265.9

申请日：2005-11-04

Applicant: 株式会社电装

Inventor： 马尔汉·拉杰什·库马尔 ,  竹内有一

IPC: H01L29/24 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明公开了一种碳化硅半导体装置，包括：具有碳化硅基片(1，61)、第一半导体层(2)、第二半导体层(3)和第三半导体层(4)的半导体基片；贯穿第二和第三半导体层(3，4)并到达第一半导体层(2)的沟槽(5)；位于沟槽(5)侧壁和底部上的沟道层(6)；沟道层(6)上的氧化物膜(8)；氧化物膜(8)上的栅极(9)；与第三半导体层(4)相连的第一电极(14)；与碳化硅基片(1，61)相连的第二电极(19)。第一半导体层(2)和第二半导体层(3)间的边界位置低于氧化物膜(8)的最低位置。