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公开(公告)号：CN114639733A
公开(公告)日：2022-06-17
申请号：CN202110651477.6
申请日：2021-06-11
Applicant: 东芝电子元件及存储装置株式会社 , 株式会社东芝
Abstract: 实施方式的半导体装置具备：第一电极、第二电极、第一电极与第二电极之间的碳化硅层、在第1方向上延伸的第一栅极电极、第二栅极电极、以及第三栅极电极、以及在与第1方向交叉的第2方向上延伸并连接有第一栅极电极、第二栅极电极以及第三栅极电极的栅极布线，在将第一区域的第一栅极电极与第二栅极电极在第2方向上的间隔设为S1，将比第一区域靠近栅极布线的第二区域的第一栅极电极与第二栅极电极在第2方向上的间隔设为S2，将第一区域的第二栅极电极与第三栅极电极在第2方向上的间隔设为S3，将第二区域的第二栅极电极与第三栅极电极在第2方向上的间隔设为S4的情况下，满足式1、式2及式3。S1＜S3(式1)S1＜S2(式2)S3＞S4(式3)。
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公开(公告)号：CN114203817A
公开(公告)日：2022-03-18
申请号：CN202110646851.3
申请日：2021-06-10
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 实施方式的半导体装置具有第一电极、第二电极、第一导电型的第一半导体层、第二导电型的第二半导体层、第一导电型的第三半导体层、第一导电型的第一有源区域、以及第三电极。所述第一半导体层设于所述第一电极与所述第二电极之间。所述第二半导体层设于所述第一半导体层之上。所述第一有源区域在第二方向上与所述第二半导体层邻接。所述第一有源区域具有所述第一上部与第二下部。所述第一下部在所述第二方向上的宽度的平均值比所述第一上部在所述第二方向上的宽度的平均值大。所述第三半导体层与所述第二电极电连接。所述第三电极隔着绝缘膜设于与所述第一有源区域之间。
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公开(公告)号：CN105990439B
公开(公告)日：2019-03-19
申请号：CN201510555695.4
申请日：2015-09-02
Applicant: 株式会社东芝
Inventor： 河野洋志
Abstract: 本发明的半导体装置具备晶胞区域、栅极垫区域、及晶胞端区域。晶胞区域具有：衬底；n型第一区域；p型第二区域；n型第三区域；p型第四区域，设置在第二区域内，且p型杂质浓度高于第二区域；栅极绝缘膜；栅极电极；第一电极，通过第一接触部而与第一区域及第四区域相接；及第二电极。栅极垫区域具有：场绝缘膜；及p型第五区域，设置在第三区域与场绝缘膜之间，且p型杂质的峰浓度为1×1018cm‑3以上。晶胞端区域具有：p型第六区域，与第五区域连接；p型第七区域，p型杂质浓度高于第六区域；及第一电极，通过第二接触部而与第七区域相接。通过第二接触部而与第一电极相接的面的整个面为p型区域。
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公开(公告)号：CN106531799A
公开(公告)日：2017-03-22
申请号：CN201610064394.6
申请日：2016-01-29
Applicant: 株式会社东芝
Abstract: 实施方式的半导体装置包括：SiC层，具有第1面及第2面；栅极绝缘膜，设置于第1面上；栅极电极，设置于栅极绝缘膜上；第1导电型的第1SiC区域，设置于SiC层内，且一部分设置于第1面；第2导电型的第2SiC区域，设置于第1SiC区域内，且一部分设置于第1面；第1导电型的第3SiC区域，设置于第2SiC区域内，且一部分设置于第1面；及第1导电型的第4SiC区域，设置于第2SiC区域与栅极绝缘膜之间，在第1面由第2SiC区域夹着，且在第1面设置于第1SiC区域与第3SiC区域之间。
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Patent Agency Ranking
公开(公告)号：CN104916688A
公开(公告)日：2015-09-16
申请号：CN201410369570.8
申请日：2014-07-30
Applicant: 株式会社东芝
CPC classification number: H01L29/7804 , H01L29/0696 , H01L29/086 , H01L29/1095 , H01L29/1608 , H01L29/7805
Abstract: 本发明提供一种实现小型化和低成本化的半导体装置。实施方式的半导体装置具备：第1电极；第2电极；在上述第1电极和上述第2电极之间设置的第1导电型的第1半导体区域；在上述第1半导体区域和上述第2电极之间设置的第2导电型的第2半导体区域；在上述第2半导体区域和上述第2电极之间设置、与上述第1半导体区域相比杂质浓度更高的第1导电型的第3半导体区域；经由绝缘膜而与上述第3半导体区域、上述第2半导体区域以及上述第1半导体区域相接的第3电极；在上述第1半导体区域和上述第2电极之间设置的第2导电型的第4半导体区域；以及在上述第4半导体区域和上述第2电极之间设置、与上述第1半导体区域相比杂质浓度更高的第1导电型的第5半导体区域。
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公开(公告)号：CN113394289B
公开(公告)日：2024-10-29
申请号：CN202010951166.7
申请日：2020-09-11
Applicant: 株式会社东芝
Abstract: 本发明提供能够减小特性变动的半导体装置。根据实施方式，半导体装置包括第1元件区域。第1元件区域包括第1～第3半导体区域、第1、第2导电层。第1半导体区域为第1导电型。第2导电层在第1半导体区域与第3部分区域肖特基接触。第2半导体区域为第2导电型。第3半导体区域为第1导电型。第3半导体区域的至少一部分在第2方向上位于第1部分区域与第1半导体部分之间。第3半导体区域中的第1导电型的杂质的浓度高于第1部分区域中的第1导电型的杂质的浓度。
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公开(公告)号：CN106531796A
公开(公告)日：2017-03-22
申请号：CN201610028286.3
申请日：2016-01-15
Applicant: 株式会社东芝
Inventor： 河野洋志
Abstract: 本发明的实施方式的半导体装置具备具有第1面及第2面的SiC层、设置在SiC层内的第1导电型的第1SiC区域、第2导电型的第1及第2柱区域、设置在第1及第2柱区域与第1面之间的第2导电型的第3及第4柱区域、设置在第3柱区域与第4柱区域之间的栅极电极、第2导电型的第1及第2主体区域、栅极绝缘膜、设置在第3及第4柱区域与栅极电极之间的第5及第6柱区域以及第1导电型的第1及第2源极区域。
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公开(公告)号：CN106531787A
公开(公告)日：2017-03-22
申请号：CN201610109489.5
申请日：2016-02-26
Applicant: 株式会社东芝
IPC: H01L29/739 , H01L29/78 , H01L29/417 , H01L21/28 , H01L21/331 , H01L21/336
CPC classification number: H01L29/1608 , H01L21/0485 , H01L29/0684 , H01L29/0865 , H01L29/0882 , H01L29/1095 , H01L29/407 , H01L29/45 , H01L29/66068 , H01L29/7395 , H01L29/7396 , H01L29/7811 , H01L29/7827 , H01L29/41708 , H01L29/41741 , H01L29/7398
Abstract: 本发明提供具有接触电阻小的电极的半导体装置及其制造方法。实施方式的半导体装置具备：碳化硅层；第1电极；绝缘膜，设置在碳化硅层与第1电极之间；第2电极，设置在碳化硅层的与第1电极相反的一侧，电连接于碳化硅层；第1导电型的第1碳化硅区域，设置在碳化硅层内的第1电极侧；第2导电型的第2碳化硅区域，设置在第1碳化硅区域内的第1电极侧；第1导电型的第3碳化硅区域，设置在第2碳化硅区域内的第1电极侧；第2导电型的第4碳化硅区域，设置在第2碳化硅区域内的第3碳化硅区域的第2电极侧；及第3电极，一端设置在比第3碳化硅区域更靠第1电极侧，另一端设置在比第3碳化硅区域更靠第4碳化硅区域侧，包含金属硅化物。
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