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公开(公告)号：CN108807342A
公开(公告)日：2018-11-13
申请号：CN201810554473.4
申请日：2018-06-01
Applicant: 上海华力集成电路制造有限公司
IPC: H01L23/544 , H01L27/11519 , H01L27/11521
Abstract: 本发明公开了一种闪存浮栅极板间电容的晶圆允收测试图形，包括：多个呈条形结构且平行排列的有源区，在各有源区的正上方都设置有一条对应的浮栅，浮栅和有源区俯视面结构相同且自对准；控制栅，覆盖在晶圆允收测试图形区域内并呈一整块结构；两条以上金属线，各金属线呈和有源区垂直的条形结构且平行排列；金属线分成第一和二电极金属线并连接到第一和二衬垫；将浮栅按顺序编号，奇数编号的各浮栅通过通孔连接顶部对应的第一电极金属线，偶数编号的各浮栅通过通孔连接顶部对应的第二电极金属线。本发明能提高闪存浮栅极板间电容的测量的准确性以及具有成本较低的优点。
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公开(公告)号：CN118742108A
公开(公告)日：2024-10-01
申请号：CN202410867342.7
申请日：2024-06-28
Applicant: 上海华力集成电路制造有限公司
IPC: H10K59/121 , H10K71/00
Abstract: 本发明提供一种改善驱动电路中金属电容均匀性的方法，所述方法包括：提供一半导体结构，其包括具有虚拟图形的金属电容，且所述虚拟图形包括高压器件区、中压器件区及低压器件区；于所述高压器件区、所述中压器件区及所述低压器件区形成栅氧化层、栅极及第一金属层，其中，形成于所述中压器件区的栅氧化层的厚度及形成于所述低压器件区的栅氧化层的厚度与形成于所述高压器件区的栅氧化层的厚度相同，以使得所述中压器件区及所述低压器件区的电容计算结果与所述高压器件区的电容计算结果相同。通过本发明解决了现有的中压及低压器件区寄生电容较大的问题。
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公开(公告)号：CN117832212A
公开(公告)日：2024-04-05
申请号：CN202211197965.5
申请日：2022-09-29
Applicant: 上海华力集成电路制造有限公司
IPC: H01L27/02
Abstract: 本发明公开了一种低触发电压硅控整流器，包括：具有PN界面的N阱和P阱，形成于N阱中且连接到阳极的第一P+区，形成于P阱中且连接到阴极的第一N+区。在PN界面处的N阱中形成有第二P+区且第二P+区进入到P阱中。在PN界面处的P阱中形成有第二N+区且第二N+区进入到N阱中；第二P+区和第二N+区之间通过第一场氧隔离。在第一和第二P+区之间的N阱的表面形成有第一栅极结构且第一栅极导电材料层连接到阳极；在第一和第二N+区之间的P阱的表面形成有第二栅极结构且第二栅极导电材料层连接到阴极。本发明能调节触发电压的大小并实现降低触发电压，还能同时调节维持电压的大小并实现提升维持电压。
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公开(公告)号：CN117199138A
公开(公告)日：2023-12-08
申请号：CN202311218572.2
申请日：2023-09-20
Applicant: 上海华力集成电路制造有限公司
IPC: H01L29/78 , H01L27/02 , H01L21/336 , H01L29/423
Abstract: 本发明提供一种漏极延伸的NMOS结构，包括衬底，衬底上形成有STI以定义出高压有漏端延展NMOS的有源区；有源区上形成有绝缘隔离结构，绝缘隔离结构的两侧分别形成有厚度不同的低压栅氧化层和中压栅氧化层，低压栅氧化层的厚度低于中压栅氧化层，低、中压栅氧化层间形成有位于绝缘隔离结构外侧处的高压区N型扩散掺杂区；低、中压栅氧化层和绝缘隔离结构上形成有栅极，高压区N型扩散掺杂区用于在栅极施加电压后形成导电通道；栅极靠近低压栅氧化层的有源区上利用掺杂形成有低压源极，栅极靠近中压栅氧化层的有源区上形成有中压轻浅掺杂区、中压漏极。本发明能够防止低、中压栅氧化层二者交界处的有源区氧化，改善中压区域氧化硅去除后导致的差别。
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公开(公告)号：CN117096022A
公开(公告)日：2023-11-21
申请号：CN202311085611.6
申请日：2023-08-25
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/28 , H01L27/02 , H01L29/423
Abstract: 本发明提供一种基于高K金属栅平台的poly电阻形成方法，提供衬底，在衬底上形成有poly电阻区和器件区，poly电阻区与器件区上均形成有伪栅多晶硅层，伪栅多晶层的侧壁均形成有侧墙结构，在衬底上形成覆盖伪栅多晶硅层、侧墙结构的第一刻蚀停止层，形成覆盖第一刻蚀停止层的零层间介质层，研磨零层间介质层至伪栅多晶硅层裸露；在零层间介质层、伪栅多晶硅层上形成硬掩膜层，之后在硬掩膜层上形成第一光刻胶层，光刻打开第一光刻胶层使得poly电阻区中的硬掩膜层裸露，刻蚀去除裸露的硬掩膜层。本发明在高K金属栅制造工艺中为电路设计提供更多阻值选择，为设计复晶硅熔线结构的一次性写入提供了可行性。
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公开(公告)号：CN116825815A
公开(公告)日：2023-09-29
申请号：CN202310789814.7
申请日：2023-06-29
Applicant: 上海华力集成电路制造有限公司
IPC: H01L29/06 , H01L21/336 , H01L29/78
Abstract: 本发明提供一种高压器件及其制造方法，通过在漏极区设置第一隔离结构和第二隔离结构，在器件导通时，漏极区的电流沿着第一隔离结构和第二隔离结构的底部流动，可以使漏极区的电流的横向路径得到扩展，并且由于第二隔离结构的底表面高于第一隔离结构的底表面，使得第二隔离结构的底表面与第一隔离结构的底表面之间呈台阶状，可以减少隔离结构的底部的角度对漏极的电流的影响，并且可以增加电流的密度，从而改善器件的可靠性。
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公开(公告)号：CN116207041A
公开(公告)日：2023-06-02
申请号：CN202310333920.4
申请日：2023-03-30
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/77 , H10K59/121
Abstract: 本申请提供一种改善金属栅高压器件集成工艺中低压器件漏电的方法，包括：步骤S1，提供一衬底，衬底包括低压器件区、中压器件区和高压器件区；步骤S2，回刻蚀中压器件区和低压器件区的有源区；步骤S3，在中压器件区和低压器件区形成第一栅氧化层；步骤S4，去除低压器件区的第一栅氧化层；步骤S5，在低压器件区形成第二栅氧化层。本申请同时对中压器件区和低压器件区的有源区进行回刻蚀，避免单独回刻蚀高压器件区和中压器件区对低压器件区的隔离部件的消耗，确保低压器件区的隔离部件高于有源区，不增加低压器件的漏电。
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公开(公告)号：CN115036311A
公开(公告)日：2022-09-09
申请号：CN202210713440.6
申请日：2022-06-22
Applicant: 上海华力集成电路制造有限公司
IPC: H01L27/092
Abstract: 本发明公开了一种CMOS抗闩锁效应结构，NMOS和PMOS分别形成于高压P阱和高压N阱中。在高压P阱的周侧形成有N阱隔离圈，N阱隔离圈用于从P型半导体衬底隔离NMOS。在N阱隔离圈和高压N阱之间间隔有P阱。PMOS的P+源区、高压N阱、P阱和N阱隔离圈之间形成寄生SCR。在N阱隔离圈的顶部表面形成有肖特基二极管。肖特基二极管的金属电极接地。寄生SCR开启时产生闩锁效应，且寄生SCR开启时肖特基二极管会被反向击穿，寄生SCR开启时的维持电压会叠加肖特基二极管的反向击穿电压，从而能提升寄生SCR开启时的维持电压并从而提高CMOS电路的抗闩锁效应能力。
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公开(公告)号：CN113644082A
公开(公告)日：2021-11-12
申请号：CN202110819589.8
申请日：2021-07-20
Applicant: 上海华力集成电路制造有限公司
IPC: H01L27/146
Abstract: 本发明提供一种改善CIS像素之间光学干扰的金属网格结构和工艺方法，位于同一基底上由隔离区相互隔离的多个光电二极管；形成于光电二极管和隔离区上的氧化层；氧化层内嵌有金属网格；金属网格由多个金属块排列组成，其中每一个金属块相应位于一个隔离区的正上方，并且金属网格底部与隔离区上表面之间的氧化层作为隔离氧化层；隔离氧化层的厚度为本发明在光电二极管上方形成氧化层之后，采用氧化层刻蚀的方法形成位于深沟槽隔离区上方的凹槽，之后对凹槽填充氧化物，减小了金属网格与光电二极管之间的隔离氧化层的厚度，改善了相邻光电二极管之间的光学串扰，提高了器件性能。
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公开(公告)号：CN109659297B
公开(公告)日：2020-06-16
申请号：CN201811553646.7
申请日：2018-12-19
Applicant: 上海华力集成电路制造有限公司
IPC: H01L23/544 , H01L27/11517 , H01L29/423
Abstract: 本发明涉及一种闪存控制栅极板间电容的晶圆允收测试图形，涉及半导体集成电路，通过将控制栅极板设计为U形控制栅，同一行的每个漏区或同一行的每个源区两侧的控制栅连接在一起实现等电位；通过将第一金属线单元与第一焊盘设计为U形结构，将第二金属线单元与第二焊盘设计为U形结构，并将第一金属线单元和第二金属线单元设计为其长度方向与控制栅极板的长度方向垂直，第一金属线单元将奇数控制栅极板并联在一起连接到第一焊盘,第二金属线单元将偶数控制栅极板并联在一起连接到第二焊盘，使得控制栅极板间的电容测试更加准确，并可监控工艺中控制栅与控制栅之间的填充情况。
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