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公开(公告)号：CN111199919A
公开(公告)日：2020-05-26
申请号：CN201911326563.9
申请日：2019-12-20
申请人： 合肥晶合集成电路有限公司
IPC分类号： H01L21/8234 , H01L27/088 , H01L29/423
摘要： 本发明提出一种半导体器件的制造方法及其形成的半导体器件，包括，提供一衬底；形成垫氧化层及阻挡层于所述衬底上，所述阻挡层位于所述垫氧化层上；形成多个浅沟槽隔离结构于所述衬底中，以在所述衬底中形成多个区域；移除部分所述阻挡层，以形成一凹部，所述凹部位于所述多个区域中的任一个区域上，并将位于所述凹部正下方的所述区域定义为高压器件区域，形成栅极氧化层于所述凹部内，并移除所述阻挡层。本发明提出的半导体器件的制造方法工艺简单，可以降低生产成本。
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公开(公告)号：CN111180448A
公开(公告)日：2020-05-19
申请号：CN201811345719.3
申请日：2018-11-13
申请人： 合肥晶合集成电路有限公司
发明人： 陈耿川
IPC分类号： H01L27/11521
摘要： 本发明提供一种非易失性存储器及其制作方法，该非易失性存储器的浮栅结构位于字线结构的一侧，自下而上依次包括第二栅介电层及第二导电层，第二导电层具有第一、第二尖锐部及位于二者之间的尖锐凹陷部；擦除栅结构位于浮栅结构上方，自下而上依次包括隧穿介电层及第三导电层，隧穿介电层包覆第一、第二尖锐部的尖端部分，并填充进尖锐凹陷部，第三导电层在对应于尖锐凹陷部位置处具有第三尖锐部。本发明的非易失性存储器采用分栅结构，有利于减小器件尺寸，在编程操作时，浮栅的两个尖锐部可以显著增强浮栅与擦除栅之间的FN隧穿效应，在擦除操作时，擦除栅的尖锐部可以实现电子通过FN隧穿的方式自擦除栅注入至浮栅。
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公开(公告)号：CN110815609A
公开(公告)日：2020-02-21
申请号：CN201810920343.8
申请日：2018-08-14
申请人： 合肥晶合集成电路有限公司
摘要： 本发明提供一种裂片装置，应用于晶圆切割技术领域，裂片装置至少包括：底板；第一支撑架，设置于底板上；第二支撑架，设置于底板上，其中，第一支撑架及第二支撑架是用于支撑至少一基板；压力装置，用于对所述至少一基板施加压力；切割装置，设置于所述底板上，且位于所述第一支撑架及所述第二支撑架之间，用于切割所述至少一基板，且设置于所述压力装置的下方；其中，当压力装置对基板施加压力时，压力装置是针对基板上的一切割线的两侧施加压力。以及，提供一种裂片方法。
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公开(公告)号：CN111211090B
公开(公告)日：2020-11-13
申请号：CN201911268173.0
申请日：2019-12-11
申请人： 合肥晶合集成电路有限公司
IPC分类号： H01L21/762
摘要： 本发明提供一种沟槽制作方法和一种半导体隔离结构制作方法，所述沟槽制作方法先在半导体基底表面依次形成了硬掩膜层和临时固化层，所述临时固化层在升温至一定温度区间时产生流动性，然后在半导体基底中形成深度相同的至少两个第一深度沟槽后，将半导体基底先升温使临时固化层向第一深度沟槽中流动并固化为沟槽填充物，沟槽填充物在第一深度沟槽中的深度有所不同，再通过刻蚀沟槽填充物和半导体基底得到较第一深度沟槽深的第二深度沟槽。所述半导体隔离结构制作方法利用了上述沟槽制作方法分别在半导体基底的低压区和高压区形成了不同深度和宽度的沟槽，简化工艺的同时有助于降低制作成本。
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公开(公告)号：CN111092112B
公开(公告)日：2020-11-13
申请号：CN201811237197.5
申请日：2018-10-23
申请人： 合肥晶合集成电路有限公司
发明人： 陈耿川
IPC分类号： H01L29/06 , H01L21/336 , H01L29/78
摘要： 本发明提供了一种MOS场效应晶体管及其制造方法，所述制造方法先沉积形成不掺杂或轻掺杂的多晶硅层，在刻蚀所述多晶硅层形成栅极之后，将沟道区和隔离区的交界区域上的不掺杂或轻掺杂的栅极多晶硅保护起来，以在源漏离子注入时对其他区域的栅极多晶硅进行离子掺杂，由此使得最终形成的栅极在沟道区边缘上具有不掺杂的第一多晶硅层(为不掺杂或轻掺杂的多晶硅)和掺杂的第二多晶硅层的层叠结构，而在沟道区其他位置上均为掺杂的第二多晶硅层，可以提高MOS场效应晶体管的沟道边缘处的阈值电压。可选地,在刻蚀所述多晶硅以形成栅极之前，先将交界区域上的多晶硅保护起来，而对其他区域的多晶硅进行离子掺杂。
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公开(公告)号：CN111627810A
公开(公告)日：2020-09-04
申请号：CN202010506035.8
申请日：2020-06-05
申请人： 合肥晶合集成电路有限公司
IPC分类号： H01L21/3105 , H01L21/322 , H01L29/06 , H01L29/423
摘要： 本发明提出一种半导体结构及其制造方法，包括：提供一半导体衬底，依次形成氧化层和牺牲层于所述半导体衬底上，其中，所述氧化层的厚度为第一厚度；形成多个沟槽于所述半导体衬底上，所述沟槽从所述牺牲层延伸至所述半导体衬底中；形成隔离介质层于所述多个沟槽及所述牺牲层上，并移除位于所述牺牲层上的所述隔离介质层，以形成多个隔离结构；形成阱区于所述半导体衬底中；通过刻蚀工艺对所述氧化层进行处理，以使所述氧化层的厚度等于第二厚度，所述第一厚度大于所述第二厚度；形成多晶硅层于刻蚀后的所述氧化层上。本发明提出的半导体结构的制造方法可以提高半导体器件的可靠性。
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公开(公告)号：CN111599808A
公开(公告)日：2020-08-28
申请号：CN202010462021.0
申请日：2020-05-27
申请人： 合肥晶合集成电路有限公司
IPC分类号： H01L27/02 , H01L29/06 , H01L29/78 , H01L21/336
摘要： 本发明的目的在于提供一种能够抑制阈值电压降低的半导体装置及其制造方法。一种半导体装置，其设有极性相同的第一MOS晶体管(HVNMOS)和第二MOS晶体管(LVNMOS)，第一MOS晶体管包括多晶硅的栅极电极，第一MOS晶体管的栅极电极具有以使从栅极宽度W的端部通过的层叠方向的延长线通过的方式与各端部对应地设置的第一区域和第一区域以外的第二区域，第二区域被掺入极性与源漏电极相同的杂质，第一区域被掺入极性与第二区域的杂质相反的杂质，第二MOS晶体管包括被掺入了极性与源漏电极相同的杂质的多晶硅的栅极电极，第二区域的杂质的浓度比第二MOS晶体管的栅极电极的杂质的浓度低。本发明起到能够抑制阈值电压降低效果。
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公开(公告)号：CN111446156A
公开(公告)日：2020-07-24
申请号：CN202010260270.1
申请日：2020-04-03
申请人： 合肥晶合集成电路有限公司
IPC分类号： H01L21/28
摘要： 本发明提供一种半导体结构的形成方法及半导体结构，在衬底上形成第一多晶硅层和介电层以后，在沉积第二多晶硅层以前，对沉积设备的沉积室先后进行衬底低温进沉积室、抽真空、通还原性气体并升温的操作，去除在第一多晶硅层上形成的自然氧化层，避免后续形成的多晶硅栅极中出现氧化层或氮化硅层界面，进而改善了多晶硅栅极的电性，提高了器件的可靠性。且本发明在第二多晶硅层形成之前，通入还原性气体，由于可以还原Q-time时生成的自然氧化层，因此可以延长第一多晶硅层到第二多晶硅层制程之间的Q-time范围，使生产更易控制，避免产能浪费。
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公开(公告)号：CN111430307A
公开(公告)日：2020-07-17
申请号：CN201911303991.X
申请日：2019-12-17
申请人： 合肥晶合集成电路有限公司
IPC分类号： H01L21/8238
摘要： 本发明提供了一种半导体集成器件的阱制备方法和阱注入光罩组，可以利用一特制的光罩，最终实现在不同器件区域中一道形成不同的阱，例如，利用一张特制的光罩，最终在中压器件区域和低压器件区域等所需阱深不同的不同器件区域中一道制作出各个器件区域所需的阱，或者，利用一张特制的光罩，在低压器件区域、标压器件区域和存储器件区域等所需阱深相同的不同器件区域中一道制作出各个器件区域所需的阱。进一步地，在利用一光罩在不同的器件区域中制作出不同阱深的阱后，可以再利用另一光罩在一器件区域的各个子器件区域中制作出相同阱深的各个阱。本发明的技术方案，能够节约光罩，并能简化工艺流程，并可极大地节约器件制作成本。
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公开(公告)号：CN111430234A
公开(公告)日：2020-07-17
申请号：CN201910511285.8
申请日：2019-06-13
申请人： 合肥晶合集成电路有限公司
IPC分类号： H01L21/324 , H01L21/66
摘要： 本发明公开了一种晶圆控片的快速热处理方法，涉及半导体器件制造技术领域。本方法至少包括以下步骤：提供第一晶圆控片；对所述第一晶圆控片进行第一次快速热处理；对经过第一次快速热处理后的所述第一晶圆控片进行第二次快速热处理，以取得第一电阻值趋势曲线；依据所述第一电阻值趋势曲线，取得所述预设电阻值趋势曲线；依据所述第一电阻值趋势曲线及预设电阻值趋势曲线，取得所述第一晶圆控片的标准快速热处理温度条件。本发明通过对晶圆控片进行两阶段的快速热处理，解决了现有技术所导致的晶圆控片表面边缘区域的电阻值再现性差、晶圆控片表面电阻值偏离目标值的问题。
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