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公开(公告)号：CN111430349A
公开(公告)日：2020-07-17
申请号：CN202010358483.8
申请日：2020-04-29
申请人： 合肥晶合集成电路有限公司
IPC分类号： H01L27/112 , H01L21/8246
摘要： 本发明公开了一种半导体结构及其制造方法，包括衬底；有源区，形成于所述衬底上，所述有源区包含一狭窄区域；栅极，形成于所述有源区上；源极，形成于所述衬底中，且位于所述栅极的一侧；漏极，形成于所述衬底中，且位于所述栅极的另一侧；其中，所述狭窄区域位于所述栅极的一侧，且位于源/漏极和所述栅极之间。本发明通过设置狭窄区域，通过狭窄区域是否熔断，来使单个金属氧化物半导体就能完成一次性编程储存装置中逻辑“1”和逻辑“0”信息的存储，从而减小了芯片的面积以及制造成本。
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公开(公告)号：CN111199977B
公开(公告)日：2020-12-04
申请号：CN201910104747.4
申请日：2019-02-01
申请人： 合肥晶合集成电路有限公司
IPC分类号： H01L27/11521
摘要： 本发明提出一种存储器及其制造方法，包括：衬底；至少一浮栅结构，位于所述衬底上，所述浮栅结构依次包括浮栅介电层和浮栅电极层；至少一极间介电层，位于所述浮栅结构上；至少一源区，位于所述衬底中，且与所述浮栅结构的一端相邻；至少一漏区，位于所述衬底中，且与所述浮栅结构的另一端相邻；隔离层，位于所述衬底以及所述极间介电层上；层间介电层，位于所述隔离层上；多个接触插塞，位于所述层间介电层中，其中至少一个所述接触插塞的一端直接接触所述极间介电层，所述接触插塞的另一端连接金属层。本发明提出的存储器的制造方法简化了制造工艺，减小了存储器的体积；同时本发明提出的制造方法同样适用于制造存储器中逻辑区器件。
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公开(公告)号：CN111244178A
公开(公告)日：2020-06-05
申请号：CN202010043997.4
申请日：2020-01-15
申请人： 合肥晶合集成电路有限公司
IPC分类号： H01L29/78 , H01L29/06 , H01L29/40 , H01L21/336
摘要： 本发明提供了一种扩散型场效应晶体管及其形成方法。包括沟槽隔离结构以及厚度较大的第二氧化层，以实现对器件的耐压性能的双重优化，有利于更大程度的提高扩散型场效应晶体管的击穿电压。以及，通过设置厚度较大的第二氧化层以保障器件的耐压性能，一方面可以实现沟槽隔离结构的尺寸的进一步缩减，从而能够降低晶体管器件的导通电阻；另一方面，还可以增加漂移区的离子掺杂浓度，进而同样可以有效降低晶体管器件的导通电阻，如此，即有利于实现导通电阻与耐压的平衡。
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公开(公告)号：CN111211090A
公开(公告)日：2020-05-29
申请号：CN201911268173.0
申请日：2019-12-11
申请人： 合肥晶合集成电路有限公司
IPC分类号： H01L21/762
摘要： 本发明提供一种沟槽制作方法和一种半导体隔离结构制作方法，所述沟槽制作方法先在半导体基底表面依次形成了硬掩膜层和临时固化层，所述临时固化层在升温至一定温度区间时产生流动性，然后在半导体基底中形成深度相同的至少两个第一深度沟槽后，将半导体基底先升温使临时固化层向第一深度沟槽中流动并固化为沟槽填充物，沟槽填充物在第一深度沟槽中的深度有所不同，再通过刻蚀沟槽填充物和半导体基底得到较第一深度沟槽深的第二深度沟槽。所述半导体隔离结构制作方法利用了上述沟槽制作方法分别在半导体基底的低压区和高压区形成了不同深度和宽度的沟槽，简化工艺的同时有助于降低制作成本。
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公开(公告)号：CN111199977A
公开(公告)日：2020-05-26
申请号：CN201910104747.4
申请日：2019-02-01
申请人： 合肥晶合集成电路有限公司
IPC分类号： H01L27/11521
摘要： 本发明提出一种存储器及其制造方法，包括：衬底；至少一浮栅结构，位于所述衬底上，所述浮栅结构依次包括浮栅介电层和浮栅电极层；至少一极间介电层，位于所述浮栅结构上；至少一源区，位于所述衬底中，且与所述浮栅结构的一端相邻；至少一漏区，位于所述衬底中，且与所述浮栅结构的另一端相邻；隔离层，位于所述衬底以及所述极间介电层上；层间介电层，位于所述隔离层上；多个接触插塞，位于所述层间介电层中，其中至少一个所述接触插塞的一端直接接触所述极间介电层，所述接触插塞的另一端连接金属层。本发明提出的存储器的制造方法简化了制造工艺，减小了存储器的体积；同时本发明提出的制造方法同样适用于制造存储器中逻辑区器件。
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公开(公告)号：CN111199919A
公开(公告)日：2020-05-26
申请号：CN201911326563.9
申请日：2019-12-20
申请人： 合肥晶合集成电路有限公司
IPC分类号： H01L21/8234 , H01L27/088 , H01L29/423
摘要： 本发明提出一种半导体器件的制造方法及其形成的半导体器件，包括，提供一衬底；形成垫氧化层及阻挡层于所述衬底上，所述阻挡层位于所述垫氧化层上；形成多个浅沟槽隔离结构于所述衬底中，以在所述衬底中形成多个区域；移除部分所述阻挡层，以形成一凹部，所述凹部位于所述多个区域中的任一个区域上，并将位于所述凹部正下方的所述区域定义为高压器件区域，形成栅极氧化层于所述凹部内，并移除所述阻挡层。本发明提出的半导体器件的制造方法工艺简单，可以降低生产成本。
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公开(公告)号：CN111211090B
公开(公告)日：2020-11-13
申请号：CN201911268173.0
申请日：2019-12-11
申请人： 合肥晶合集成电路有限公司
IPC分类号： H01L21/762
摘要： 本发明提供一种沟槽制作方法和一种半导体隔离结构制作方法，所述沟槽制作方法先在半导体基底表面依次形成了硬掩膜层和临时固化层，所述临时固化层在升温至一定温度区间时产生流动性，然后在半导体基底中形成深度相同的至少两个第一深度沟槽后，将半导体基底先升温使临时固化层向第一深度沟槽中流动并固化为沟槽填充物，沟槽填充物在第一深度沟槽中的深度有所不同，再通过刻蚀沟槽填充物和半导体基底得到较第一深度沟槽深的第二深度沟槽。所述半导体隔离结构制作方法利用了上述沟槽制作方法分别在半导体基底的低压区和高压区形成了不同深度和宽度的沟槽，简化工艺的同时有助于降低制作成本。
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公开(公告)号：CN111627810A
公开(公告)日：2020-09-04
申请号：CN202010506035.8
申请日：2020-06-05
申请人： 合肥晶合集成电路有限公司
IPC分类号： H01L21/3105 , H01L21/322 , H01L29/06 , H01L29/423
摘要： 本发明提出一种半导体结构及其制造方法，包括：提供一半导体衬底，依次形成氧化层和牺牲层于所述半导体衬底上，其中，所述氧化层的厚度为第一厚度；形成多个沟槽于所述半导体衬底上，所述沟槽从所述牺牲层延伸至所述半导体衬底中；形成隔离介质层于所述多个沟槽及所述牺牲层上，并移除位于所述牺牲层上的所述隔离介质层，以形成多个隔离结构；形成阱区于所述半导体衬底中；通过刻蚀工艺对所述氧化层进行处理，以使所述氧化层的厚度等于第二厚度，所述第一厚度大于所述第二厚度；形成多晶硅层于刻蚀后的所述氧化层上。本发明提出的半导体结构的制造方法可以提高半导体器件的可靠性。
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公开(公告)号：CN111430307A
公开(公告)日：2020-07-17
申请号：CN201911303991.X
申请日：2019-12-17
申请人： 合肥晶合集成电路有限公司
IPC分类号： H01L21/8238
摘要： 本发明提供了一种半导体集成器件的阱制备方法和阱注入光罩组，可以利用一特制的光罩，最终实现在不同器件区域中一道形成不同的阱，例如，利用一张特制的光罩，最终在中压器件区域和低压器件区域等所需阱深不同的不同器件区域中一道制作出各个器件区域所需的阱，或者，利用一张特制的光罩，在低压器件区域、标压器件区域和存储器件区域等所需阱深相同的不同器件区域中一道制作出各个器件区域所需的阱。进一步地，在利用一光罩在不同的器件区域中制作出不同阱深的阱后，可以再利用另一光罩在一器件区域的各个子器件区域中制作出相同阱深的各个阱。本发明的技术方案，能够节约光罩，并能简化工艺流程，并可极大地节约器件制作成本。
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公开(公告)号：CN111244178B
公开(公告)日：2020-10-16
申请号：CN202010043997.4
申请日：2020-01-15
申请人： 合肥晶合集成电路有限公司
IPC分类号： H01L29/78 , H01L29/06 , H01L29/40 , H01L21/336
摘要： 本发明提供了一种扩散型场效应晶体管的形成方法。包括沟槽隔离结构以及厚度较大的第二氧化层，以实现对器件的耐压性能的双重优化，有利于更大程度的提高扩散型场效应晶体管的击穿电压。以及，通过设置厚度较大的第二氧化层以保障器件的耐压性能，一方面可以实现沟槽隔离结构的尺寸的进一步缩减，从而能够降低晶体管器件的导通电阻；另一方面，还可以增加漂移区的离子掺杂浓度，进而同样可以有效降低晶体管器件的导通电阻，如此，即有利于实现导通电阻与耐压的平衡。
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