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公开(公告)号：CN107608234A
公开(公告)日：2018-01-19
申请号：CN201710854352.7
申请日：2017-09-20
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
IPC: G05B17/02
Abstract: 本发明公开了一种可重构系统的动态精度仿真控制器及方法，包括可重构系统、动态精度控制器、可重构配置接口、配置总线、流水总线、可重构系统输入输出端口；所述可重构系统以模块为单位，其输入端接配置总线，输出端接流水总线；所述可重构配置接口用于实现对可重构系统的配置信息切换与动态精度控制器的使能与配置信息切换；所述动态精度控制器用于实现可重构系统的模块精度可变；所述配置总线和流水总线用于实现可重构系统与外部配置信息的传递；所述可重构输入输出端口用于实现可重构系统的数据输入与可重构运算数据的输出。本发明达到了可重构系统内部动态精度可控的目的，提高了可重系统仿真的灵活性，加快了可重构系统的设计开发与验证流程。
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公开(公告)号：CN107565965A
公开(公告)日：2018-01-09
申请号：CN201710822382.X
申请日：2017-09-13
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
IPC: H03L7/18
Abstract: 本发明公开了一种高速8分频和9分频双模预分频电路，可应用在任意分频模式的预分频电路中，实现提升工作速度，增加电路稳定性的效果。当应用在高速8/9双模预分频电路中，包括第一级2/3分频电路(Div-2/3)、异步4分频电路、同步D触发器(DFF3)和模式控制逻辑门，其中，异步4分频电路包含两个串接的D触发器即第一D触发器(DFF1)和第二D触发器(DFF2)，模式控制逻辑门包括一个或非门(nor)和一个与非门(nand)；时钟信号(CLK)作为待分频的输入信号，第二D触发器(DFF2)正相输出信号Q作为分频后的输出时钟信号(OUT)，通过模式控制信号(MC)选择8分频模式或9分频模式，该电路适用于低电源电压工作条件。
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公开(公告)号：CN107392309A
公开(公告)日：2017-11-24
申请号：CN201710810528.9
申请日：2017-09-11
Applicant: 东南大学—无锡集成电路技术研究所 , 东南大学
Abstract: 本发明公开了一种基于FPGA的通用定点数神经网络卷积加速器硬件结构，包括：通用AXI4高速总线接口，通用GPIO接口；提供通用的存储器硬件并且支持高并行的读写操作；通用卷积器可对定点数精度配置，可配置卷积操作大小，在完成数据存储后可配合高并行的读写进行高并行的卷积运算；通用读写控制单元，包含对ram、rom、Fifo的读写控制逻辑以及地址产生逻辑；通用状态控制器，针对卷积层和读写、计算过程做出相应的单元运行反应，控制整体的计算流程；通用卷积结果缓存器，采用对卷积结果分段式累加的方法，高速并行对处理结果进行缓存和向总线发送。本发明在基于Yolo算法的人脸检测和基于CNN的人脸识别应用中得到验证，体现出极高的运行速度和较高的数据精度。
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公开(公告)号：CN106505106A
公开(公告)日：2017-03-15
申请号：CN201610884867.7
申请日：2016-10-11
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
IPC: H01L29/78 , H01L29/06 , H01L21/336
CPC classification number: H01L29/78 , H01L29/0688 , H01L29/66409
Abstract: 本发明提供一种高雪崩耐量的屏蔽栅功率晶体管及其制备方法。该晶体管采用表面MOS结构，半导体外延层设置有沟槽，沟槽内壁生长有上薄下厚的阶梯状场氧化层，场氧化层内淀积有源极多晶硅，沟槽外围设置有P型体区，P型体区内设置有N+源极和P型半导体接触区，P型体区外围设置有N型JFET区，器件表面淀积有源极金属铝，并与外延层形成良好的欧姆接触。其制备方法包括：外延生长步骤，JFET及P型体区离子注入步骤，沟槽刻蚀步骤，氧化层生长步骤，源极多晶硅淀积步骤，栅极多晶硅及栅极氧化层形成步骤，N+源极离子注入步骤，P型半导体接触区离子注入步骤及源极金属淀积步骤。根据本发明制备的屏蔽栅功率半导体晶体管雪崩耐量能力可提高27％以上。
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公开(公告)号：CN106341133A
公开(公告)日：2017-01-18
申请号：CN201610697275.4
申请日：2016-08-18
Applicant: 东南大学—无锡集成电路技术研究所
IPC: H03M1/38
Abstract: 本发明提供一种双通道时间交错异步流水线快闪型模数转换器，包括：第一缓冲器、第二缓冲器、第一跟踪保持电路、第二跟踪保持电路、第一单通道的6位异步流水线快闪ADC、第二单通道的6位异步流水线快闪ADC。该ADC采用双通道时间交错的异步流水线快闪型结构，每条通道的异步流水线快闪型结构采用多条异步采样通路以及低功耗的多相时钟发生器，免去了高功耗且限制带宽的残差放大器，适用于高速、低功耗和中等分辨率的应用。
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Patent Agency Ranking
公开(公告)号：CN106227673A
公开(公告)日：2016-12-14
申请号：CN201610592779.X
申请日：2016-07-25
Applicant: 东南大学—无锡集成电路技术研究所
IPC: G06F12/06
CPC classification number: G06F12/0646
Abstract: 本发明公开了一种基于DMA的序列波形合成算法，采用Altera公司的SG-DMA，序列波形合成算法的关键在于波形序列地址的产生，该算法利用SG-DMA内部的描述字处理器，根据不同序列对段个数、段重复次数以及循环模式的要求，设置由多个描述字组成的描述字链，在嵌入式开发过程中依次完成对各个描述字所携带的数据传输基本参数的配置过程。此过程根据每个描述字指向的数据源确定最终序列地址的产生，多个不同的描述字以链表形式顺序相连且指向同一数据源完成单个序列的重复，反之指向不同数据源完成不同序列之间的跳转。对比传统的在FPGA内部通过Verilog编程实现的序列地址产生方式，本发明所采用的基于DMA的序列波形合成算法，设计简单，逻辑复杂度低且灵活性高。
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公开(公告)号：CN106155979A
公开(公告)日：2016-11-23
申请号：CN201610334543.6
申请日：2016-05-19
Applicant: 东南大学—无锡集成电路技术研究所
IPC: G06F15/78
CPC classification number: G06F15/7871
Abstract: 本发明公开了一种基于粗粒度可重构架构的DES算法密钥扩展系统及扩展方法，包括系统总线、可重构处理器和微处理器；所述可重构处理器包括配置单元、输入先进先出寄存器组、输出先进先出寄存器组、通用寄存器堆、M个可重构阵列块、查找表，本发明针对DES算法密钥扩展，通过将多轮迭代在可重构处理器中并行移位替换的方式进行优化和加速。
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公开(公告)号：CN105790808A
公开(公告)日：2016-07-20
申请号：CN201610099729.8
申请日：2016-02-23
Applicant: 东南大学—无锡集成电路技术研究所
CPC classification number: H04B7/0413 , H04L25/024
Abstract: 本发明提供一种面向MIMO检测的可重构阵列架构，应用于可重构处理器系统中。可重构阵列架构包含通用可重构阵列、特殊可重构阵列及共享存储体。相较于传统的可重构阵列计算架构，本文的架构可以实现多种矩阵运算及多种K值下的完整K?best算法，通过组合异构的可重构阵列，通过灵活的共享存储方式，完成高效的MIMO检测计算。
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公开(公告)号：CN105656491A
公开(公告)日：2016-06-08
申请号：CN201511015976.7
申请日：2015-12-29
Applicant: 东南大学—无锡集成电路技术研究所
IPC: H03M13/11
CPC classification number: H03M13/116
Abstract: 本发明公开了一种基于可配置计算阵列架构的多码率二元QC-LDPC码译码器及译码方法，译码器包括主控制器、主体译码运算器、数据存储单元和数据传输通路；主控制器用于接收译码请求，并提取译码率信息；主体译码运算器包括可配置计算单元阵列、阵列配置控制逻辑单元和配置存储单元，配置存储单用于译码率及对应的存储配置信息，阵列配置控制逻辑单元用于读取并解析配置信息，可配置计算单元阵列根据解析的配置信息进行重构配置以实现对应译码率的译码。本发明可以通过阵列配置控制逻辑单元对具有多功能的可配置计算单元阵列进行功能配置，从而完成不同译码环境下的不同计算需求。
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公开(公告)号：CN105611302A
公开(公告)日：2016-05-25
申请号：CN201511017575.5
申请日：2015-12-29
Applicant: 东南大学—无锡集成电路技术研究所
Abstract: 本发明提供一种基于粗粒度可重构系统的二维离散小波变换实现方法，包括：将二维离散小波变换算法分成行变换算法和列变换算法，然后将行变化算法和列变换算法转化为并行化的数据控制流图，确定数据输入输出方式和数据组织结构，并将并行化的数据控制流图映射到不同的处理单元阵列中，行变换和列变换间的中间结果数据通过共享存储器进行缓存，以实现二维离散小波变换算法。采用可重构系统技术来实现二维离散小波变换算法，以达到高效性和灵活性两者的平衡，不仅能达到二维离散小波变换的数据计算的性能要求，还能根据需要调整小波基和长度，有利于算法的进一步开发和升级。通过采用可重构技术来实现的离散小波变换算法，兼具灵活性和高性能优势。
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