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公开(公告)号：CN105912501B
公开(公告)日：2018-11-06
申请号：CN201610299248.1
申请日：2016-05-06
Applicant: 东南大学—无锡集成电路技术研究所
Abstract: 本发明公开了一种基于大规模粗粒度可重构处理器的SM4‑128加密算法实现方法及系统，该系统包括可重构处理器、微处理器、系统总线；所述可重构计算阵列包括可重构计算阵列块，可重构计算阵列块包括可重构阵列运算行、写端口运算行选择器、读端口运算行选择器；所述微处理器通过系统总线分别与配置控制模块的配置与控制接口，可重构处理器的输入先入先出寄存器组连接，所述输入先入先出寄存器组连接可重构计算阵列，可重构计算阵列连接输出端连接可重构处理器，输出端连接可重构处理器通过系统总线与微处理器连接。该系统及方法针对SM4‑128加密算法，通过将多轮迭代在可重构处理器中部分展开和中间结果数据缓存的方式进行优化和加速。
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公开(公告)号：CN107463354A
公开(公告)日：2017-12-12
申请号：CN201710565871.1
申请日：2017-07-12
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
Abstract: 本发明提出了一种面向ECC(椭圆曲线密码)可伸缩串并混合并行度可变的双域Montgomery模乘电路电路，它由控制模块、Memory、寄存器组和双域流水线乘法单元组成，支持Montgomery模乘运算并行度可变，灵活的均衡Montgomery模乘运算的时间和面积开销，具有扩展性，最高可支持256bit的Montgomery模乘运算。资源约束条件下，通过降低电路模块的并行度来减少模乘的面积开销。同时可以通过增加电路的并行度来减少Montgomery模乘的运算时间。本发明可以根据使用场景灵活的在Montgomery模乘运算时间及电路面积中选择与均衡，使得采用本发明电路模块结构的ECC加密算法使用场景更加灵活。
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公开(公告)号：CN105912501A
公开(公告)日：2016-08-31
申请号：CN201610299248.1
申请日：2016-05-06
Applicant: 东南大学—无锡集成电路技术研究所
CPC classification number: G06F15/7882 , G06F21/72
Abstract: 本发明公开了一种基于大规模粗粒度可重构处理器的SM4?128加密算法实现方法及系统，该系统包括可重构处理器、微处理器、系统总线；所述可重构计算阵列包括可重构计算阵列块，可重构计算阵列块包括可重构阵列运算行、写端口运算行选择器、读端口运算行选择器；所述微处理器通过系统总线分别与配置控制模块的配置与控制接口，可重构处理器的输入先入先出寄存器组连接，所述输入先入先出寄存器组连接可重构计算阵列，可重构计算阵列连接输出端连接可重构处理器，输出端连接可重构处理器通过系统总线与微处理器连接。该系统及方法针对SM4?128加密算法，通过将多轮迭代在可重构处理器中部分展开和中间结果数据缓存的方式进行优化和加速。
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公开(公告)号：CN109672524B
公开(公告)日：2021-08-20
申请号：CN201811514910.6
申请日：2018-12-12
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
Abstract: 本发明公开一种基于粗粒度可重构架构的SM3算法轮迭代系统及迭代方法，迭代系统包括系统总线、可重构处理器和微处理器，可重构处理器包括配置单元、输入先进先出寄存器组、输出先进先出寄存器组、通用寄存器堆和4个可重构阵列块，配置单元进线口经系统总线与微处理器连接，出线口与各可重构阵列块连接；输入先进先出寄存器组经系统总线与微处理器连接；4个可重构阵列块分别与输入/输出先进先出寄存器组、通用寄存器堆连接；4个可重构阵列块之间经通用寄存器堆进行数据储存、读取和传递；输出先进先出寄存器组经系统总线与微处理器连接。此种技术方案在支持一定的灵活性的同时，通过提高对DES算法的并行度以及优化流水线等实现SM3算法的高效运算。
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公开(公告)号：CN109672524A
公开(公告)日：2019-04-23
申请号：CN201811514910.6
申请日：2018-12-12
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
Abstract: 本发明公开一种基于粗粒度可重构架构的SM3算法轮迭代系统及迭代方法，迭代系统包括系统总线、可重构处理器和微处理器，可重构处理器包括配置单元、输入先进先出寄存器组、输出先进先出寄存器组、通用寄存器堆和4个可重构阵列块，配置单元进线口经系统总线与微处理器连接，出线口与各可重构阵列块连接；输入先进先出寄存器组经系统总线与微处理器连接；4个可重构阵列块分别与输入/输出先进先出寄存器组、通用寄存器堆连接；4个可重构阵列块之间经通用寄存器堆进行数据储存、读取和传递；输出先进先出寄存器组经系统总线与微处理器连接。此种技术方案在支持一定的灵活性的同时，通过提高对DES算法的并行度以及优化流水线等实现SM3算法的高效运算。
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Patent Agency Ranking
公开(公告)号：CN106155979B
公开(公告)日：2019-03-19
申请号：CN201610334543.6
申请日：2016-05-19
Applicant: 东南大学—无锡集成电路技术研究所
IPC: G06F15/78
Abstract: 本发明公开了一种基于粗粒度可重构架构的DES算法密钥扩展系统及扩展方法，包括系统总线、可重构处理器和微处理器；所述可重构处理器包括配置单元、输入先进先出寄存器组、输出先进先出寄存器组、通用寄存器堆、M个可重构阵列块、查找表，本发明针对DES算法密钥扩展，通过将多轮迭代在可重构处理器中并行移位替换的方式进行优化和加速。
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公开(公告)号：CN105975251A
公开(公告)日：2016-09-28
申请号：CN201610334436.3
申请日：2016-05-19
Applicant: 东南大学—无锡集成电路技术研究所
IPC: G06F9/315
CPC classification number: G06F9/30134
Abstract: 本发明公开了一种基于粗粒度可重构架构的DES算法轮迭代系统及迭代方法，包括系统总线、可重构处理器和微处理器；所述可重构处理器包括配置单元、输入先进先出寄存器组、输出先进先出寄存器组、通用寄存器堆、M个可重构阵列块、查找表，本发明利用可重构技术的并行性处理、运算模块独立可配置等优点，在支持一定的灵活性的同时，通过提高对DES算法的并行度以及优化流水线等方法实现了DES算法的高效运算。
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公开(公告)号：CN107483182B
公开(公告)日：2020-08-21
申请号：CN201710861279.6
申请日：2017-09-21
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
Abstract: 本发明提出一种基于乱序执行的面向AES算法的抗功耗攻击方法，包括步骤：输入数据以组为单位缓存到输入部分随机输入先进先出队列中，部分随机输入先进先出队列以组为单位维持先进先出的顺序，通过动态地址加扰实现每组数据内部的输出顺序随机化；对输出的数据进行AES加密，同时通过动态地址恢复模块，保证每组加密后数据输出到部分随机输出先进先出队列时的顺序与输入到部分随机输入先进先出队列时一致。在每组数据之间，AES加密运算的数据具有随机性，有效的隐藏了AES密码算法中的功耗泄露，可以有效的抵抗功耗攻击。
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公开(公告)号：CN107463354B
公开(公告)日：2020-08-21
申请号：CN201710565871.1
申请日：2017-07-12
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
Abstract: 本发明提出了一种面向ECC(椭圆曲线密码)可伸缩串并混合并行度可变的双域Montgomery模乘电路电路，它由控制模块、Memory、寄存器组和双域流水线乘法单元组成，支持Montgomery模乘运算并行度可变，灵活的均衡Montgomery模乘运算的时间和面积开销，具有扩展性，最高可支持256bit的Montgomery模乘运算。资源约束条件下，通过降低电路模块的并行度来减少模乘的面积开销。同时可以通过增加电路的并行度来减少Montgomery模乘的运算时间。本发明可以根据使用场景灵活的在Montgomery模乘运算时间及电路面积中选择与均衡，使得采用本发明电路模块结构的ECC加密算法使用场景更加灵活。
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公开(公告)号：CN107608234A
公开(公告)日：2018-01-19
申请号：CN201710854352.7
申请日：2017-09-20
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
IPC: G05B17/02
Abstract: 本发明公开了一种可重构系统的动态精度仿真控制器及方法，包括可重构系统、动态精度控制器、可重构配置接口、配置总线、流水总线、可重构系统输入输出端口；所述可重构系统以模块为单位，其输入端接配置总线，输出端接流水总线；所述可重构配置接口用于实现对可重构系统的配置信息切换与动态精度控制器的使能与配置信息切换；所述动态精度控制器用于实现可重构系统的模块精度可变；所述配置总线和流水总线用于实现可重构系统与外部配置信息的传递；所述可重构输入输出端口用于实现可重构系统的数据输入与可重构运算数据的输出。本发明达到了可重构系统内部动态精度可控的目的，提高了可重系统仿真的灵活性，加快了可重构系统的设计开发与验证流程。
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